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高效设计

Lauren的FPGA

发布于 2019-10-31 06:06:57

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文章被收录于专栏：Lauren的FPGALauren的FPGA

一些看似简单且基本的设计原则往往被大家不经意地忽视了，从而出现下面这些情形：

大量使用异步复位；
可以用分布式RAM的却用了Block RAM
逻辑级数和时钟频率不匹配
没有使用Block RAM自带的寄存器
DSP48用作乘法器时，没有使用MREG
DSP48用作加法器时，没有使用PREG
欠妥的MMCM选项设置导致输出时钟抖动过大

这些因素或多或少都对时序收敛带来负面影响。如果在设计后期才发现这些问题，比如需要使用Block RAM自带的寄存器，这就意味着相应的路径都要做等效延迟，很可能出现“牵一发而动全身”的被动局面，还要重新做功能仿真等，工作量瞬时巨大。因此，在设计初期就尽可能地把这些因素考虑在内，减少时序收敛的迭代次数。这也是我写“高效设计”这一专题文章的初衷，希望可以帮到大家。另外，这一专题文章其实还包括高效使用DSP48E2和高效使用MMCM，最终会以其他形式呈现出来。

高效设计专题文章：

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原始发表：2018-05-03，如有侵权请联系 cloudcommunity@tencent.com 删除

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