时钟切换中的glitch
在SoC等芯片设计中，常常会设置多种时钟工作模式，例如正常模式和低功耗模式等，因此在芯片运行过程中常会进行时钟切换，本文使用的方法适合多个时钟源，只是在此只展现了两种时钟源，如下。
如果直接使用简单粗暴的代码进行时钟切换：
assign outclock = select? clk1: clk0;这种写法是肯定会产生毛刺的，这对整个芯片系统是很危险的，很容易进入亚稳态的情况，系统很容易bug。
如下所示：
对于上述电路结构，代码如下所示：
assign outclock = (clk1 & select) | (~select & clk0);不出意外，上述代码仍然是一模一样的产生毛刺。
因此，为了上述毛刺不出现，需要采取电路进行毛刺消除，对于时钟源分为同步和异步的情况，分为如下两种解决方案：
- CLK0与CLK1为同步时钟源，即CLK0与CLK1成整数倍关系：
可以在每个时钟源的选择路径SELECT中插入一个通过下降沿触发的D触发器，因此可以保证时钟切换时不会出现毛刺，因为此时select的电平变化不会引起输出信号outclock的变化，只有当此时钟源完成一个下降沿，完全被取消以后，输出信号才会和下一个时钟源是一致的。如下所示：
代码如下所示：
从上图中第二个箭头开始，实际发生时钟切换。
reg out0;
reg out1；
always @(negedge clk1 or negedge rst_n)begin
if(!rst_n )
out1 <= 0;
else
out1 <= ~out0 & select;
end
always @(negedge clk0 or negedge rst_n)begin
if(!rst_n )
out0 <= 0;
else
out0 <= ~select & ~out1;
end
assign outclk = (out1 & clk1) | (out0 & clk0);- CLK0与CLK1为无关时钟源，即异步时钟源
在第一种方法的基础上，在选择路径上再插入一个上升沿触发D触发器，这是对异步信号进行同步处理，这样即使是两个异步的时钟源进行切换，也可以避免亚稳态的产生。
代码如下所示：
从上图中第二个箭头开始，实际发生时钟切换。
reg out_1_1;
reg out1;
reg out_0_1;
reg out0;
always @(posedge clk1 or negedge rst_n)begin
if(!rst_n)begin
out_1_1 <= 0;
end
else begin
out_1_1 <= ~out0 & select;
end
end
always @(negedge clk1 or negedge rst_n)begin
if(!rst_n)begin
out1 <= 0;
end
else begin
out1 <= out_1_1;
end
end
always @(posedge clk0 or negedge rst_n)begin
if(!rst_n)begin
out_0_1 <= 0;
end
else begin
out_0_1 <= ~select & ~out1;
end
end
always @(negedge clk0 or negedge rst_n)begin
if(!rst_n)begin
out0 <= 0;
end
else begin
out0 <= out_0_1;
end
end
assign outclk = (out1 & clk1) | (out0 & clk0);上述代码是解决时钟切换毛刺问题的，那么问题来了，怎么解决IO口固定周期的glitch问题呢？
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原始发表：2020-05-11，如有侵权请联系 cloudcommunity@tencent.com 删除
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