Loading [MathJax]/jax/output/CommonHTML/config.js
前往小程序,Get更优阅读体验!
立即前往
首页
学习
活动
专区
圈层
工具
发布
首页
学习
活动
专区
圈层
工具
MCP广场
社区首页 >专栏 >在Python中妥善使用进度条

在Python中妥善使用进度条

作者头像
派大星的数据屋
发布于 2022-04-03 02:44:29
发布于 2022-04-03 02:44:29
2.9K0
举报

Python大数据分析

记录 分享 成长

❝本文示例代码已上传至我的Github仓库https://github.com/CNFeffery/DataScienceStudyNotes ❞

1 简介

在日常运行程序的过程中常常涉及到「循环迭代」过程,对于执行时间很短的程序来说倒无所谓,但对于运行过程有明显耗时的涉及「循环迭代」的程序,为其加上「进度条」(progress bar),是帮助我们监测代码执行进度以及处理中间异常错误非常实用的技巧。

图1

本文就将为大家介绍Python中非常实用又风格迥异的两个进度条相关库——tqdmalive-progress的主要用法。

2 tqdm常用方法

tqdmPython中所有进度条相关库中最出名的,既然是最出名的,自然有它独到之处。

tqdm不仅可以生成基础的可在终端中显示的进度条,还可以配合jupyter notebookjupyter lab生成更加美观的网页「交互」部件形式的进度条,更是和pandas强强联手,为pandas中的一些操作提供专有的进度条功能。

下面我们来对tqdm的主要功能进行介绍。

2.1 基础用法

因为是第三方库,首先需要利用pip install tqdmconda install -c conda-forge tqdm对其进行安装,安装完成后先来看看它最基本的用法:

图2

利用tqdm.tqdm,将for循环过程中进行迭代的对象简单包裹,就实现了为循环过程添加进度条以及打印执行速度、已运行时间与预估剩余运行时间等实用信息的功能,同样也可用于「列表推导」

图3

而针对迭代对象是range()的情况,tqdm还提供了简化版的trange()来代替tqdm(range())

图4

其附带的参数desc还可以帮助我们设置进度条的说明文字:

图5

而如果想要在迭代过程中变更说明文字,还可以预先实例化进度条对象,在需要刷新说明文字的时候执行相应的程序:

图6

但当迭代的对象长度一开始未知时,譬如对pandas中的DataFrame.itertuples()进行迭代,我们就只能对其执行速度等信息进行估计,但无法看到进度条递增情况,因为tqdm不清楚迭代的终点如何:

图7

2.2 配合jupyter notebook/jupyter lab的美观进度条

tqdmjupyter notebookjupyter lab有着特殊的支持,且使用方法非常简单,只需要将原有的from tqdm import XXX的相应功能导入格式修改为from tqdm.notebook import XXX就可以了,以trange为例:

图8

2.3 配合pandas中的apply

tqdmpandas中的apply()过程提供了特殊的支持,因为pandas中的apply()本质上就是串行循环运算,你可以将pandas中的任何apply操作替换为progress_apply,并且记住每个单独的progress_apply前要先执行tqdm.pandas(),就像下面的例子一样:

图9

3 alive-progress常用方法

虽然与tqdm一样都是为了给循环过程加上进度条而诞生的库,但alive-progress相比tqdm增加了更多花样繁多的动态效果,我们通过调用其专门提供的showtime()函数可以查看所有可用的动态进度条样式:

图10

同样类似地可以查看所有进度条样式:

图11

使用起来也是非常简单,但与tqdm用法区别很大,需要配合with关键词,譬如下面我们使用到alive_progress中的alive_bar来生成动态进度条:

图12

通过修改bar参数来改变进度条的样式:

图13

更多关于alive-progress的内容感兴趣的朋友可以查看官方说明:(https://github.com/rsalmei/alive-progress),但比较遗憾的是目前的alive-progress只能在终端中运行,还没有为jupyter开发更美观的交互式部件,但你可以在譬如网络爬虫等任务中使用它,效果也是很不错的。

本文参与 腾讯云自媒体同步曝光计划,分享自微信公众号。
原始发表:2020-07-31,如有侵权请联系 cloudcommunity@tencent.com 删除

本文分享自 Python大数据分析 微信公众号,前往查看

如有侵权,请联系 cloudcommunity@tencent.com 删除。

本文参与 腾讯云自媒体同步曝光计划  ,欢迎热爱写作的你一起参与!

评论
登录后参与评论
暂无评论
推荐阅读
编辑精选文章
换一批
vivado2018 中使用modelsim联合仿真
安装环境:WIN10 64位 软件版本:Vivado 2018.2 + Modelsim_win64_SE_10.5-se
碎碎思
2020/06/29
2K0
Vivado与ModelSim的联合仿真
首先确定下自己的Vivado版本和适配的ModelSim版本,可以在ug973中,找到对应的版本,比如我用的Vivado是2018.2的,然后匹配的ModelSim是10.6c的版本。(有时候版本不匹配也能用,不过还是建议尽量匹配版本的好,省得出一些奇怪的问题)
狂人V
2021/11/04
1.5K0
Modelsim独立仿真Vivado Clocking Wizard IP Core
  工欲善其事,必先利其器。在使用Vivado自带的仿真软件仿真的时候,相对于更优秀的仿真工具Modelsim,效率低了很多,为了更高效的开发,我尝试着用Vivado级联Modelsim仿真,但是级联后还是有一些不方便,所以我便直接使用Modelsim独立仿真,但是对于IP Core的话,就需要添加Vivado IP Core的库文件,本人查阅了很多资料,最终实现了使用Modelsim仿真Vivado Clocking Wizard IP Core,软件版本,Vivado 2017.3、Modelsim S
NingHeChuan
2018/04/02
2.3K0
Modelsim独立仿真Vivado Clocking Wizard IP Core
Vivado联合modelsim仿真
之前有分享过《modelsim se 2019.2安装教程》及《vivado2018 中使用modelsim联合仿真》,今天就带来Vivado与Modesim联合仿真的一些注意点。
碎碎思
2020/07/06
1.4K0
Vivado联合ModelSim
首先,在modelsim安装路径中新建一个名为vivado2017_4lib(根据自己的需要安装的modelsim和vivado版本自己确定)的文件夹
瓜大三哥
2020/05/09
1.2K0
Vivado联合ModelSim
Vivado hls 入门二
Vivado HLS 是 Xilinx 提供的一个工具,是 Vivado Design Suite 的一部分,能把基于 C 的设计 (C、C++ 或 SystemC)转换成在 Xilinx 全可编程芯片上实现用的 RTL 设计文件 (VHDL/Verilog 或 SystemC)。
FPGA开源工作室
2019/10/29
1.9K0
Vivado hls 入门二
System Generator学习——将代码导入System Generator
本节讲解如何讲讲代码(Matlab、HDL、C/C++)导入到 System Generator 并使用。
Gnep@97
2023/10/05
6850
System Generator学习——将代码导入System Generator
Viavdo&ISE&Quartus II调用Modelsim级联仿真
     博主一直致力寻找高效的工作方式,所以一直喜欢折腾软件,从刚开始只用软件IDE自带的编辑器,到Notepad++,再到后来的Vim,从用ISE14.7自带的Isim仿真,到发现更好的Modelsim,再到使用do脚本自动化仿真,乐此不疲。之前一直使用Modelsim独立仿真,虽然好用,但是对于IP Core的仿真可真是麻烦,需要找到对应的IP Core库文件,所以博主一直在寻找把FPGA开发工具和Modelsim级联起来的方法,终于被我找到,分享出来! Vivado2017.3与Modelsim级联
NingHeChuan
2018/05/28
1.3K0
Vivado hls入门一
在集成电路行业飞速发展的今天,缩短产品开发的周期而又不牺牲验证过程,这不可避免地成为了商业市场的一个关键因素。Xilinx Vivado High Level Synthesis (即Vivado HLS,高层综合)。这个工具直接使用C、C++或SystemC 开发的高层描述来综合数字硬件,这样就不再需要人工做出用于硬件的设计,像是VHDL 或Verilog 这样的文件,而是由HLS 工具来做这个事情。
FPGA开源工作室
2019/10/29
1.5K0
Vivado hls入门一
最实用的Modelsim初级使用教程
Modelsim仿真工具是Model公司开发的。它支持Verilog、VHDL以及他们的混合仿真,它可以将整个程序分步执行,使设计者直接看到他的程序下一步要执行的语句,而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值,可以在Dataflow窗口查看某一单元或模块的输入输出的连续变化等,比quartus自带的仿真器功能强大的多,是目前业界最通用的仿真器之一。
FPGA技术江湖
2020/12/30
2.5K0
Modelsim的仿真之路(基础仿真流程)
缓了一段时间,该接着开始系列记录了,这一次将开始ModelSim的仿真之路,对于学FPGA或者从业于该行业的人来说,仿真是必不可免的一件事,而仿真的工具也不少,不过感觉ModelSim推荐的指数要高很多,或许和它优化的能力有关吧~
狂人V
2021/11/04
2.4K0
matlab与FPGA数字滤波器设计(3)—— Matlab 与 Vivado 联合仿真 FIR 滤波器
本讲使用matlab产生待滤波信号,并编写testbench进行仿真分析,在Vivado中调用FIR滤波器的IP核进行滤波测试,下一讲使用两个DDS产生待滤波的信号,第五讲或第六讲开始编写verilog代码设计FIR滤波器,不再调用IP核。
FPGA探索者
2021/03/15
2.3K1
System Generator系列之Black Box使用(将HDL文件导入进行设计)
打开软件和新建空白模型这些就不再多述了,直接上今天的主题,在模型文件中放置Black Box,路径是:Xilinx Blockset/Index/Black Box,然后在弹出的窗口选择需要链接到黑盒的HDL文件,我这边为让步骤简单些,就直接使用Xilinx官网提供的一个滤波器的文件(transpose_fir.vhd)进行设计,注意:这些文件都要放在一个路径下
狂人V
2020/06/29
8670
如何在ModelSim中添加Xilinx仿真库
今天给大侠带来在FPGA设计应用中如何在ModelSim中添加Xilinx仿真库,话不多说,上货。
FPGA技术江湖
2020/12/30
5.5K1
用Modelsim独立仿真带Vivado IP核的仿真工程
1、找到Vivado调用Modelsim仿真时自动产生的仿真文件,如下图红线所示。
网络交换FPGA
2019/10/29
3.6K0
用Modelsim独立仿真带Vivado IP核的仿真工程
ModelSim 使用【四】ModelSim手动仿真
【注】本文为系列教程,使用同一个仿真代码,关注公众号“数字积木”,对话框回复“ modelsim_prj ”,即可获得。这是系列第四篇。
数字积木
2021/04/15
2.2K0
【源码】手把手教你用Python实现Vivado和ModelSim仿真自动化
我们在Windows系统下使用Vivado的默认设置调用第三方仿真器比如ModelSim进行仿真时,一开始仿真软件都会默认在波形界面中加载testbench顶层的信号波形,并自行仿真1000ns后停止。当我们想查看对应模块的波形时,需要自己去手动添加,并且为了防止跑一段时间仿真后,添加新模块或者信号却发现没有记录波形,就要提前手动在控制台上执行log -r ./*命令来实现对全部信号波形的记录。但是每当我们修改完代码,关闭重启仿真器再一次仿真时,就需要将之前的操作(删改添加对应模块信号,执行log -r ./*等)重新完成一遍才能继续跑出想看的信号波形。尽管可以通过将仿真时添加的模块信号保存为*.do文件,下次仿真通过执行do *.do的形式来快速添加之前波形;但在频繁修改代码,需要经常重新仿真的情况下,每次都手动去添加信号的操作会比较影响到我们的情绪,那么能否通过脚本语言比如Python来实现一键仿真并自动添加好所需要的模块信号呢?
网络交换FPGA
2020/08/28
3.1K0
【源码】手把手教你用Python实现Vivado和ModelSim仿真自动化
Modelsim10.2c使用教程(一个完整工程的仿真)
本文介绍了如何使用Modelsim SE 64位10.2c版本进行仿真,包括创建工程、添加文件、编译、仿真和调试的方法。还介绍了如何添加第三方IP核、使用系统任务和系统时钟、设置中断和观察波形。最后,介绍了如何打开曾经保存的工程进行仿真。
NingHeChuan
2018/01/05
5K0
Modelsim10.2c使用教程(一个完整工程的仿真)
System Generator从入门到放弃(五)-Black Box调用HDL代码
System Generator是Xilinx公司进行数字信号处理开发的一种设计工具,它通过将Xilinx开发的一些模块嵌入到Simulink的库中,可以在Simulink中进行定点仿真,可以设置定点信号的类型,这样就可以比较定点仿真与浮点仿真的区别。并且可以生成HDL文件,或者网表,可以在ISE中进行调用。或者直接生成比特流下载文件。能够加快DSP系统的开发进度。
碎碎思
2020/06/29
2.1K0
matlab与FPGA数字滤波器设计(4)—— Vivado DDS 与 FIR IP核设计 FIR 数字滤波器系统
本讲使用两个 DDS 产生待滤波的信号和matlab产生带滤波信号,结合 FIR 滤波器搭建一个信号产生及滤波的系统,并编写 testbench 进行仿真分析,第五讲、第六讲开始编写 verilog 代码设计FIR滤波器,不再调用IP核。
FPGA探索者
2021/03/15
2.2K0
推荐阅读
相关推荐
vivado2018 中使用modelsim联合仿真
更多 >
领券
问题归档专栏文章快讯文章归档关键词归档开发者手册归档开发者手册 Section 归档