FPGA系统性学习笔记连载_Day10 【流水灯实验】

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FPGA技术江湖

修改于 2021-04-07 06:27:48

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FPGA系统性学习笔记连载_Day10 【流水灯实验】之【intel Q、Xilinx S-6、ZYNQ7020三个平台的实现及验证】

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连载《叁芯智能fpga设计与研发-第10天》【流水灯实验】之【intel Cyclone IV、Xilinx Spartan-6、Xilinx ZYNQ7020三个平台的实现及验证】

原创作者：紫枫术河转载请联系群主授权，否则追究责任

本实验要求设计用4个led实现流水灯的效果，要求每隔一秒切换一个led灯，间隔时间为1秒，同一时间只能有一个led点亮

一、模块设计

我分为2个模块counter.v led_water.v及仿真led_water_tb.v

二、代码设计counter.v

module  counter(
    input               clk,
    input               rst_n,
    output  reg     flag
);
 
    reg [25:0] count;
     
    parameter   T =     26'd49_000_000;
     
    always@(posedge clk,negedge rst_n)begin
        if(!rst_n)begin
            flag <= 1'b0;
            count <= 0;
            end
        else    if(count == T)begin
                flag <= 1'b1;
                count <= 0;
            end
        else
            begin
                count <= count + 1'b1;
                flag <= 1'b0;
            end
    end
 
endmodule

三、代码设计 led_water.v

module led_water(
    input                   clk,
    input                   rst_n,
    output  reg [3:0]   led
);
     
    reg  [3:0]  led_cnt;
    wire            flag;
     
    counter counter_inst(
        .clk        (clk),
        .rst_n  (rst_n),
        .flag       (flag)
    );
 
    always@(posedge flag,negedge rst_n)begin
        if(!rst_n)
            led_cnt <= 0;
        else if(led_cnt == 4'd3)
            led_cnt <= 4'd0;
        else
            led_cnt <= led_cnt + 1'b1;
    end
     
    always@(*)begin
        case(led_cnt)
            4'd0:led = 4'b0001;
            4'd1:led = 4'b0010;
            4'd2:led = 4'b0100;
            4'd3:led = 4'b1000;
           default:
                led = 4'b0000;
        endcase
    end
 
endmodule

四、仿真代码led_water_tb.v

`timescale 1ns/1ps
 
module led_water_tb;
 
        reg                     clk;
        reg                     rst_n;
        wire        [3:0]   led;
 
        always #10 clk = ~clk;
         
        defparam led_water_isnt.counter_inst.T = 26'd49;
         
        led_water   led_water_isnt(
            .clk        (clk),
            .rst_n  (rst_n),
            .led        (led)
        );
     
        initial begin
            clk = 0;
            rst_n = 0;
            #15;
            rst_n = 1;
            #4000000000;
            $stop;
        end
 
endmodule