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日常记录（10）SystemVerilog

嘘、小点声

发布于 2021-12-16 16:43:47

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发布于 2021-12-16 16:43:47

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文章被收录于专栏：嘘、小点声

仿真时间段

SystemVerilog仿真时将这个时刻划分成一个时间段。

Active（TRL设计代码活动）、Observerd（断言执行）、Reactive（验证平台执行）、Postpone（采样信号）

program

pragram语句块执行验证代码。将验证平台和待测设计分开。在不同时间域执行，降低竞争。

完整测试平台

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原始发表：2021-12-14 ，如有侵权请联系 cloudcommunity@tencent.com 删除

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