DFI 5.0如何确保DDR5 / LPDDR5系统中的更高性能

数据中心，存储，汽车和其他新兴市场应用程序的增长，正在推动DDR5，LPDDR5的发展。像它们的前辈一样，最新的内存技术还使用DFI（内存控制器和PHY之间的标准接口）来降低集成成本并提高性能和数据吞吐效率。DFI也随着存储技术而发展，DFI 5.0可以确保使用DDR5 / LPDDR5的系统中的更高性能。

DFI定义了通过接口进行有效通信所需的信号，时序和功能。该规范是为存储控制器和PHY的设计而开发的，但对存储控制器如何与系统设计接口或PHY与DRAM设备接口没有任何限制。

在DFI 5.0中，训练模式已完全转换为与PHY无关的训练模式，PHY在那里训练了存储器接口，而无需控制器。减速模式也已扩展到2N模式。还添加了新信号dfi_2n_mode以支持此行为。DFI 5.0还有其他重大改进，可以降低功耗，并改善互操作性和接口通信。

特定于LPDDR5的DFI更改

FSP（频率设定点）

LPDDR4 / 5添加了两组物理寄存器空间FSP0和FSP1，以在两个不同的工作频率之间切换而无需重新训练。已在DFI状态界面中添加了新信号dfi_freq_fsp，以指示系统正在运行的FSP。该信号应仅在初始化时或在DFI频率更改操作期间改变。已添加新参数dfi fspx_freq（其中x由DRAM中支持的FSP数量定义），该参数定义了每个FSP的频率。这是由dfi_frequency信号和phyfreq_range可编程参数定义的编码值。

WCK（写时钟）

LPDDR5 SDRAM使用两种具有不同频率的时钟。WCK的频率是命令时钟的四倍或两倍。在DFI 5.0界面中定义了信号，以控制WCK同步序列-开启WCK，切换模式，静态以及关闭WCK。信号从控制器发送到PHY数据片，并且是由数据接口时钟频率比定义的相位信号。所述dfi_wck_en当时钟使能或禁止信号限定。该dfi_wck_toggle信号传达WCK的状态：STATIC_LOW，STATIC_HIGH，拨动和FAST_TOGGLE。

DDR5 / LPDDR5的DFI接口更改

讯息介面

MC到PHY消息接口处理从MC到PHY的编码消息的传输；它包括信号和时序参数。在DDR内存子系统中，控制器或PHY或两者均支持内存子系统功能。在某些情况下，由控制器执行的功能可能导致需要向PHY发送消息。该消息传递包括预定义消息和设备特定消息。控制器和PHY应该支持相同的编码。

简而言之，DFI 5.0具有WCK等新接口，可提高数据采样速度，并支持多种频率集，从而实现与DRAM的无损通信。它还增加了消息接口，以改善MC和PHY之间的通信。其他接口更改包括增强功能以降低功耗，与PHY无关的启动顺序以及扩展频率更改支持等。