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并发断言和即时断言
SVA中定义了两种断言,即并发断言和即时断言。
并发断言:
举个小栗子:
assert property ((@posedge clk) a && b)
即时断言:
always_comb
begin
a_ia: assert (a && b);
end
当信号a或者b发生变化时,always块被触发,断言执行。
区分:
也没有很复杂,稍加区分即可。并发断言需要用到property,clk, 即时断言用always,和Verilog当中的程序块,不能说很像,简直一模一样。验证的日常工作中,并发断言出现的机会更多。
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