ISSCC2024: Intel发布基于VCSEL的CPO光发射机进展

新年伊始，祝大家龙行龘龘、前程朤朤！在ISSCC2024上，Intel展示了其在CPO领域的最新进展"A 4×64Gb/s NRZ 1.3pJ/b Co-Packaged and Fiber-Terminated 4-Ch VCSEL-Based Optical Transmitter"，利用VCSEL阵列和driver芯片等实现了低功耗的高速信号传输。这篇笔记，小豆芽对相关进展做一个简单的介绍。

刚看到这个标题时，小豆芽诧异了下，Intel一直在深耕硅光领域，实现了硅光光模块的量产，为什么又在研究基于VCSEL的CPO互联？Intel的slides中对比了电互联、单模和多模光互联的应用场景，如下图所示。

电互联适用于1m以下的传输距离，对应于PCB板内的互联，其链路损耗随着信号速率的增加而变大，并且功耗较大；多模光学适用于1m到10m的传输距离，对应于机架内的信号互联，VCSEL的主要优势在于功耗低、成本低；单模光学适用于10m以上的传输距离，对应于机架间的信号互联。对于数据中心中的短距离光互连，VCSEL方案已经得到了市场的广泛认可，很自然地会想到在CPO领域，使用VCSEL方案，进一步降低功耗，提升带宽密度。

Intel的VCSEL CPO原型机如下图所示，在同一个基板上放置了TX芯片，VCSEL的驱动芯片，和VCSEL阵列，其中两颗电芯片都是flip-chip在基板上。TX芯片和Driver芯片之间的信号线距离为12mm, Driver芯片和VCSEL的距离为0.8mm。

两颗电芯片的内部架构如下图所示，TX芯片主要用于产生4通道的高速电信号，driver芯片内部包含CTLE模块，用于调节VCSEL的高频响应，增加信号带宽。两颗电芯片均采用22nm FinFET工艺。

Driver芯片的电路框图如下图所示，包含四个子模块：输入级、CTLE、增益级和输出级。

Intel在传统的CTLE设计中增加了电感，使得VCSEL的S21曲线变得平坦，进而增加了带宽。此外可以通过配置CTLE，使得VCSEL工作在不同的偏置电流下。

该原型机的测试链路如下图所示，时钟信号通过PCB走线连接到基板上，VCSEL通过1.5m长的光纤与光开关连接，进而再通过2m长的光纤与示波器连接。

测试结果如下图所示，四个通道都实现了64Gb/s的信号传输，整个系统的功耗只有1.3pJ/bit。细分下来，时钟部分为0.48pJ/bit, TX芯片为0.16pJ/bit, Driver芯片为0.29pJ/bit, VCSEL芯片为0.37pJ/bit。链路的误码率可以达到1e-12以下。

通过减小偏置电流，功耗还可以进一步降低，如下表所示。

对于Driver芯片自身，其设计的带宽为26GHz，但是通过调节CTLE，其信号速率可以达到80Gb/s，如下图所示。

Intel与其它基于VCSEL的互联进展进行了对比，如下表所示，系统的复杂度与性能指标都优于先前的进展，一方面与Intel采用22nm CMOS工艺制程相关，另一方面也与一些优化的电路设计相关。

简单总结下，Intel基于对电路的精心优化，实现了基于VCSEL的四通道CPO发射机样机，单通道信号速率为64Gbps NRZ, 整个链路的功耗为1.3pJ/bit。通过对Driver芯片中CTLE模块的独特设计，可以扩展VCSEL的带宽，减小偏置电流，进一步降低系统功耗。IBM也在努力实现基于VCSEL的CPO系统，小豆芽之前的笔记介绍过(OFC 2023: 基于VCSEL的CPO进展)。

看起来硅光并不是CPO唯一的技术路线，硅光方案无法撼动VCSEL在短距离信号互联的成本优势。Luxtera曾经开发过基于硅光的AOC产品，但是最后相关业务折戟沉沙。当下的硅光可插拔光模块的主要应用场景是DR4或者FR4，其传输距离从几百米到几公里量级。当然从长远角度看，硅光的集成度优势以及相对应的带宽密度优势，是VCSEL阵列和其它分立元件方案无法PK的。如何扬长补短，从性能和成本出发，打造出发挥硅光集成度优势的Killer App，是一个值得深思的问题。