深入理解DRAM-1：现况与原理

DRAM 现况

DDR（Double Data Rate）内存的总带宽计算公式可以简化为：

总带宽=数据传输速率 × 位宽总带宽 × CPU内存控制器通道数=数据传输速率 × 位宽 × 通道数

其中，“数据传输速率”是指每个时钟周期内单个引脚的数据传输速度，而“位宽”则代表了连接到内存控制器的引脚数量。在DDR内存中，位宽通常指的是内存模块上可用的数据线的数量，以比特为单位。例如，常见的DDR3和DDR4内存条的位宽有64位、128位等。

然而，随着技术的进步，DDR内存标准经历了多次迭代，从DDR到DDR2、DDR3、DDR4，再到现在的DDR5，数据传输速率有了显著提升。DDR5相较于前代DDR4，不仅提高了数据传输速率，还增加了单个内存模块上的通道数，从而间接地提高了位宽和总带宽。

尽管如此，引脚数量受到物理限制和成本控制的影响，并不是无限增加的。因此，提高内存带宽的主要途径是提高数据传输速率，以及优化内存架构，比如DDR5引入的双通道设计，可以在不增加引脚数量的情况下提高总带宽。

图中的两个图表分别展示了数据传输速率的增长和DRAM芯片容量的增长情况。

数据传输速率主要取决于以下几个因素：

1. 1. 技术进步：随着工艺技术的改进，能够实现更快的数据传输速率。例如，更先进的制造工艺允许晶体管之间的距离变得更小，这有助于提高信号传输的速度。
2. 2. 内存标准：新的内存标准通常会带来更高的数据传输速率。例如，从SDR到DDR5，每次新标准的推出都会显著提高数据传输速率。
3. 3. 设计优化：内存控制器和其他相关硬件的设计也会影响数据传输速率。例如，增加并行处理能力或者改善信号完整性都可以提高数据传输速率。

DRAM芯片容量的增长主要受以下因素影响：

1. 1. 制造工艺：随着制造工艺的进步，能够在相同面积的晶圆上集成更多的存储单元，从而提高单个DRAM芯片的容量。
2. 2. 存储单元设计：改进存储单元的设计也可以提高密度，例如采用更小的电容或者更高效的电路布局。
3. 3. 多层堆叠：现代DRAM芯片可以通过将多个存储层堆叠在一起来增加容量，这种方法称为高密度堆叠技术。

然而，正如图像所示，虽然数据传输速率一直在稳步增长，但是DRAM芯片容量的增长速度已经放缓。这是因为随着技术的发展，提高芯片容量变得越来越困难，尤其是在达到一定水平后，每一代产品的容量提升所需的时间明显延长。

DRAM 器件原理

DRAM的基本单元由一个电容器和一个晶体管组成，用于存储一个二进制位（0或1）。以下是DRAM单元操作的简要说明：

1. 1. 数据写入:
   • • 当要向DRAM单元写入数据时，首先激活（ACTIVATE）该单元，使能晶体管，允许对电容器进行充电或放电。
   • • 根据要写入的数据位（0或1），电容器会被充至不同的电压水平。如果要写入0，则电容器保持接地；如果要写入1，则电容器被充电至电源电压Vcc。
2. 2. 数据读取:
   • • 要读取DRAM单元的内容，首先激活（ACTIVATE）该单元，然后使用感测放大器（Sense amplifier）检测电容器的电压状态。
   • • 感测放大器是一个高度敏感的放大器，它可以从电容器中提取微弱的电压信号，并将其转换成逻辑0或1。
   • • 然而，在读取过程中，由于漏电流等原因，电容器的电压可能会发生轻微变化，导致其内容被破坏。
3. 3. 预充电（数据重写）:
   • • 为了避免数据丢失，读取之后必须重新写回（PRECHARGE）电容器的内容。
   • • 在读取操作完成后，关闭晶体管，断开电容器与位线的连接。
   • • 使用预充电操作将位线电压设置为中间值（即，介于0和Vcc之间的一个电压），并将电容器的电压恢复为其原始状态。
   • • 如果原始数据位是0，则电容器保持接地；如果是1，则电容器被充电至Vcc。
   • • 最后，再次激活（ACTIVATE）单元，使能晶体管，将位线电压重新加载到电容器中。

这个过程确保了DRAM单元中的数据始终保持最新且可访问。请注意，DRAM需要定期刷新，因为电容器会逐渐泄漏电荷，如果不进行刷新，数据最终会丢失。这就是为什么DRAM被称为“动态”的原因——它需要不断更新以保持数据的有效性。

JEDEC（Joint Electron Device Engineering Council）是一家全球性的行业组织，负责制定电子设备的标准，特别是在半导体领域。在DRAM（Dynamic Random Access Memory）领域，JEDEC扮演着至关重要的角色，因为它定义了DRAM器件的外部规范和接口标准。这些标准包括但不限于封装尺寸、引脚分配、电气特性、时序要求等等。具体来说，JEDEC在DRAM领域的主要作用如下：

1. 1. 标准化: JEDEC制定了各种类型的DRAM（如SDRAM, DDR SDRAM, GDDR, LPDDR等）的技术规格，使得不同制造商生产的内存产品具有互换性和兼容性。这意味着任何符合JEDEC标准的DRAM芯片都可以在任何支持相应标准的主板或其他设备上使用，无需担心兼容性问题。
2. 2. 促进创新: JEDEC的标准鼓励竞争和创新，因为它们提供了一种公平的竞争环境，所有公司都遵循相同的规则。这促进了技术的进步，因为制造商们专注于如何在满足标准的同时提高性能、降低功耗和降低成本。
3. 3. 市场协调: JEDEC的标准帮助协调市场需求和技术发展，确保整个行业的同步发展。当新的DRAM技术出现时，JEDEC会发布相应的标准，以便制造商和消费者了解新技术的特点和优势。
4. 4. 质量保证: JEDEC的标准确保了产品质量的一致性，这对于终端用户和系统集成商来说非常重要，因为他们知道购买的产品符合一定的质量和性能标准。

在图片中提到，JEDEC定义了DRAM看起来是什么样的，也就是它的外观和接口，但没有规定内部的具体实现方式。这就给供应商留下了空间去开发自己的技术和工艺来满足这些标准，这也是DRAM技术持续发展的驱动力之一。供应商可以根据自身的技术实力和创新能力，提供超越JEDEC标准的超集产品，以获得竞争优势。

这张图表显示的是随着DRAM密度增加，刷新（refresh）带来的带宽惩罚百分比的变化情况。从图表中可以看出，随着DRAM容量的增长，刷新操作对总带宽的影响越来越大。在早期的小容量DRAM中，我们可以忽略刷新操作，因为它几乎不会影响系统的整体性能。然而，随着DRAM密度的增加，刷新已经变成了一个严重的限制因素，占据了可用带宽的相当一部分比例。

在高密度DRAM中，例如32Gb，刷新操作可能消耗高达21%的可用带宽，这对系统性能产生了显著的影响。此外，当温度升高时（85-95摄氏度），为了维持稳定性，刷新频率必须加倍，这意味着额外的11%-21%的带宽损失，这是一个非常大的性能下降。

图表右侧还有一条时间轴，表示随着时间的推移，电压也会有所下降，这可能是由于老化或者高温导致的。在标准温度下，电压下降（Droop at standard temp）相对于参考电压（Reference voltage）有一定的幅度，而在高温环境下，电压下降更严重（Droop at high temp）。

SOC上的散热设计是个非常重要的问题。

展示了一个DRAM存储器的基本架构，并解释了如何通过创建多个bank来平衡DRAM阵列布局和性能。

每个bank都有一个行缓冲区，可以作为数组的缓存。要访问特定的记忆位置，需要指定Bank、Row和Column三个参数。同时，DRAM维护了一个片上Refresh Counter，用于自动恢复位单元电压水平的过程。

多年来，DRAM的核心架构设计并没有发生显著变化，基于Core驱动器来调度（写入、读取、刷新）器件上上电压位；快速迭代的是链接Host和DRAM器件的I/O驱动器，用时髦的术语来说，软件定义DRAM使得传统器件的访存效率明显改善。

小结

1. 1. DDR内存演进与带宽提升 DDR内存通过提高数据传输速率和位宽实现总带宽增长，DDR5引入双通道设计，不增加引脚数量情况下提升带宽。数据传输速率提升得益于技术进步、新标准及设计优化，而DRAM芯片容量增长受制于制造工艺和设计难度。
2. 2. DRAM工作原理与数据管理 DRAM基本单元由电容器和晶体管构成，通过电容器充电状态存储二进制数据。数据写入、读取和预充电机制确保数据稳定存储，定期刷新避免电荷泄漏，体现DRAM动态存储特性。
3. 3. DRAM标准化与散热挑战 JEDEC制定DRAM标准，确保兼容性、推动创新并协调市场。高密度DRAM中，刷新操作占用带宽比例增大，高温环境下刷新频率加倍，影响系统性能。散热设计成为高密度DRAM的关键考虑因素，以应对温度上升导致的性能下降。

---【本文完】---