雨树光科 & A*STAR：基于扇出晶圆级封装(FOWLP)的1.6T硅光CPO光引擎

A*STAR今年跟Marvell和雨树光科(Rain Tree Photonics)都报道了基于FOWLP封装的3D集成硅光引擎，跟Qorvo也有FOWLP的RF chiplet展示。除此之外，日月光、Silicon、Rockley也都有FOWLP的CPO概念/演示。

一、 FOWLP技术优势

目前实现CPO有基于硅通孔（TSV）的、基于玻璃基板的和基于扇出晶圆级封装（FOWLP）的几种方法，每种都有其优势和劣势，作者提了以下几点：

① 基于TSV的CPO需要在PIC晶圆上制造TSV，实现密集集成并最小化信号传播距离。这种方法提供了高带宽密度和较短的信号路径长度。然而，TSV制造复杂且成本高，特别是在产业规模不大时，因此可能不是多形态、规模不大的硅光收发器应用的理想方法。

② 利用玻璃基板集成电子和光学组件在性能方面很是有潜力的，但制造成本也比较高，集成密度相对较低，没有办法将EIC或PIC芯片嵌入到玻璃中介层本身。

③ 而FOWLP是一种成熟的低成本先进封装技术，在电子芯片应用中得到了广泛和大规模生产的使用。FOWLP提供了出色的可扩展性，能够在紧凑的封装内集成多个光学和电子芯片。像TSV一样，EIC或PIC可以嵌入到FOWLP中介层本身，实现密集集成和超短信号路径。这种方法还允许有效的热耗散，并与现有的半导体制造工艺兼容。

雨树光科和A*STAR的这款光引擎的示意图和成品图如下。芯片上集成了8通道支持224G PAM4高速调制器和高速集成波导PD，实现1.6Tbps的光收发。三张显微镜照片分别是硅光PIC芯片嵌入模板(mold)中介层、电EIC芯片倒装焊到中介层以及EPIC芯片通过C4 bump焊接到带有传输线的有机基板上。

二、 加工流程

加工流程如下图所示：

① PIC芯片正面朝下放置在粘合模具载板上，倒入环氧树脂并压缩成型形成模塑晶圆。(Mold first，模具先行)

② 将模塑晶圆从模具板分离后，进行正面RDL(FRDL)金属和介质层加工。FRDL包括两层金属用于布线，以及一层开窗的UBM层用于EIC芯片的倒装焊。FRDL层加工的时候还做了个开窗，把光栅耦合器暴露出来，这样可以做晶圆级光学测试表征。

③ 正面搞好之后搞背面。晶圆先从背面被减薄至300um以下，以暴露PIC。使用红外信号辅助对准光刻，与正面标记对齐，用激光打孔的方式，加工模具通孔TMV结构，TMV表面直径为150um，底部逐渐变细至约60微米，最终落在正面RDL铜层上。TMV的侧壁通过物理气相沉积（PVD）钛和铜种子层，随后进行铜电镀，实现正面RDL和背面RDL的连接。TMV的直径、高度和pitch分别为150um、300um和300um。

④ 背面RDL(BRDL)同样有一层金属层和一层UBM。这一面的UBM用来跟有机基板焊接。

⑤ 完成的FOWLP晶圆进行切割露出SSC光口进行端面耦合。EICs通过倒装工艺组装在封装的顶部。随后，光子引擎可以通过C4 bump被封装到基板上，C4 bump的直径为120微米，节距为250微米。

FOWLP过程中的一个关键挑战是在不能影响到PIC的光学耦合端口SSC，特别是他们用的还是悬臂梁的SSC，单端损耗是1.7dB左右。如果它接触到模具材料环氧树脂（EMC），这种污染和损坏会显著降低耦合效率。为此，他们采用了一个特别设计的硅缓冲结构，在FOWLP成型过程中保护PIC的光学耦合结构。这个像堤坝一样的结构防止EMC接触到SSC，从而保护它们。

三、 器件表征

电学特性比较突出，光学特性主要考虑能维持原来的性能，不产生额外的劣化就行。总射频损耗，包括2毫米基板传输线、TMV和RDL，在56 GHz时为1.1 dB，回波损耗小于-18 dB。其中TMV在56 GHz时的模拟射频损耗低于0.3 dB，回波损耗低于-25 dB。通过探针台对TMV的S参数进行测量得到的回波损耗小于-15 dB，插入损耗在50 GHz以下的频率下低于0.5 dB。实验测量结果与TMV的模拟射频性能非常吻合。

光学性能测试上没有发生劣化，电扇出区域无开路。

四、光引擎1.6T通信实验

◆发端测试

这里边的测试都没有用倒装焊的Driver和TIA，而是通过扎探针来测。探针分别扎在FRDL层和有机基板的RDL层进行测试，等效模拟CPO直驱和Switch直驱场景。

测试1：直接扎光引擎表面FRDL测试，在发端做5 tap FFE (100G Serdes常见配置)，收端不做均衡情况下，112G NRZ眼图张开清晰。224G PAM4在31 tap FFE情况下，消光比有4dB，TDECQ为2dB左右。假如使用9 tap FFE，TDECQ也有2.44dB，满足IEEE 200G/lane标准。

测试2：探针加在有机基板上做相同的测试。增加了TMV、RDL和bump的射频损耗之后，性能有一点劣化，112G NRZ的TDEC比前面的大约劣化了0.5dB@5 tap FFE。224G PAM4则需要抽头数加倍达到跟前面一样的性能，后续需要对阻抗连续性做进一步优化。在该实验中，使用21 tap实现了2.32dB的TDECQ和4.28dB的消光比。

◆ 收端测试

收端测试比较简单，112G NRZ和224G PAM4的眼图都很好，当前硅光的收端在200G/lane直驱还是没问题的。

五、总结 这个工作展示了一种低成本、批量可制造的基于FOWLP的硅光子引擎封装，实现了1.79 Tbps（8 x 224 Gbps）传输。112 GBaud NRZ（112 Gbps/λ）和PAM4（224 Gbps/λ）的测试结果证明了使用硅光子进行200 Gbps/λ CPO和LPO应用的可行性。因此，通过FOWLP提供的增强信号完整性来减少DSP的方式，为未来的超大规模数据中心和AI/ML集群的光互连提供更优秀的功率效率和时延特性。这篇工作的硅光芯片更像是一个给可插拔模块用的，还不是真正的CPO，后边看看他们会不会接着展示通过基于FOWLP封装的更高密度更多通道的CPO光组件。

原文链接在这里：https://ieeexplore.ieee.org/document/10747125/