共封装光学CPO的各种排列组合方案

本文来自Flip Chip, Hybrid Bonding, Fan-In, and Fan-Out Technology这本书的章节翻译，该书作者John H. Lau博士拥有超过40年的研发和制造经验，在半导体先进封装、flip-in和fan-out晶圆级封装、chiplet设计和3D IC异构集成封装等领域拥有丰富的专业知识，是IEEE，IMAPS和ASME三个协会的Fellow。目前是Unimicron的高级工程师。

◆ OBO，NPO和 CPO 图6.7展示了可插拔模块、OBO、NPO和CPO的简单路线图。千兆接口转换器（GBIC）是存储网络行业协会（以前称为小型因子委员会）于1995年发布的第一个标准之一。自2000年以来，小型可插拔（SFP）已被行业广泛使用，如图6.7a所示。在2006年至2010年之间，出现了SFP+、QSFP和CCFP。在2011年至2015年之间，出现了QSFP+、QSFP28、SFP28、CFP2和CFP4。在2015年至今，出现了CSFP、QSFP46、QSFP-DD、OSFP和SFP-DD。可以看出，自1995年以来，可插拔收发器已被行业广泛使用，这些可插拔收发器安装在印刷电路板（PCB）的边缘，ASIC在封装基底上，如图6.7a所示。PIC/EIC与ASIC芯片之间的距离是最远的，因此功耗和电气性能是最差的。

自2018年以来，将收发器的关键组件，如OE和EE（PIC/EIC）安装在与封装ASIC相同的PCB上，并围绕封装ASIC的四周排列，如图6.7b所示。这被称为板载光学（OBO），它使用PCB来连接封装ASIC和OE/EE(光引擎/电引擎)。PIC/EIC与ASIC之间的距离比可插拔收发器更近，因此在功率和电气性能方面有所改进。 自2020年以来，一些人提出将OE/EE放置在与封装ASIC相邻的可选光学基板旁边，集成在同一高性能基板上，如图6.7c所示。这被称为近封装光学（NPO），它使用高性能基板来连接封装ASIC和OE/EE。没有高速数据带宽通过PCB传输。可以实现更好的功率和电气性能。根据OIF定义，NPO中ASIC和光学之间的长度可以达到150mm，同时将信道损耗限制在13dB以内。这就是为什么OIF正在开发额外短距离（XSR）+电气接口，以扩展XSR的覆盖范围用于NPO。 自2023年以来，在英特尔（图6.8）和博通（图6.9）推出CPO（共封装光学）后，人们对CPO产生了极大的兴趣。在CPO中，OE/EE（不包括光学基板）被放置在ASIC芯片的同一共封装基板的四周，如图6.7d所示。（应该强调的是，OE/EE的光学基板是可选的）在这种情况下，ASIC与PIC/EIC之间的距离是最短的，因此具有最佳的电气性能。简而言之，NPO将PIC/EIC更接近ASIC封装在高性能基板上，而CPO将PIC/EIC和ASIC芯片并排放置在同一个封装的共封装基板上。与NPO相比，CPO在外形尺寸、功耗和延迟方面提供了更好的优势。根据OIF规定，CPO将OE/EE和ASIC的距离限制在50mm以内。这里的信道损耗限制在10dB以内。由于跨度更短和3dB的损耗降低，CPO具有更低的功耗。

◆ 2D集成PIC＋EIC

图6.10展示了EIC和PIC在光学基板上的2D异构集成。可以看出，EIC和PIC并排附着在可选的光学基板上，使用微凸点(µbumps)连接。

◆ 2D异构集成ASIC＋PIC＋EIC

图6.11展示了ASIC、PIC和EIC的多种2D异构集成方法。图6.11a展示了PIC和EIC在可选光学基板上与ASIC芯片并排集成在同一共封装基板上，使用μ bump或C4 bump。然后，共封装基板使用BGA（球栅阵列）焊球连接到PCB上。

图6.11b展示了PIC和EIC在可选光学基板上与ASIC芯片并排集成在同一共封装基板上，例如使用TSV Interposer或有机物interposer与μ bump。然后用BGA焊球连接到PCB上。图6.11c则是在此基础上进一步增加了一个封装基板，位于interposer和pcb之间。

图6.12展示了ASIC、PIC和EIC在共封装基板上的2.5D异构集成示例。图6.13展示了ASIC、PIC和EIC在共封装基板上的2.3D异构集成示例。在工业中，如果使用TSV互连层，则称为2.5D IC集成；如果使用有机互连层，则称为2.3D IC集成。

◆ 带有Bridge桥接的ASIC＋PIC＋EIC的2D异构集成

图6.14a展示了ASIC、PIC和EIC使用硅bridge的2D异构集成。可以看出，芯片（ASIC、EIC和PIC）使用μ bump连接的硅桥连接。然后，ASIC、EIC和PIC使用μ bump或C4 bump连接到共封装基板上。图6.14b的ASIC、EIC和PIC之间则是使用无凸点的Cu-Cu混合键合连接的硅桥。图6.14c则是使用Intel的EMIB（嵌入式多芯片互连桥）在共封装基板腔体内的2D异构集成。

◆ PIC和EIC的3D异构集成

图6.15展示了PIC和EIC的多种3D异构集成结构，同样是μ bump、C4 bump、Cu-Cu互联、TSV interposer、Organic interposer、面对面堆叠、背对背堆叠的排列组合。通过比较图6.15c与图6.15e和f，可以看出后两者适用于极高密度的情况以及EIC和PIC难以直接堆叠的情况。

◆ 3D异构集成ASIC Switch＋PIC＋EIC

图6.16展示了PIC和EIC（如图6.15所示）在可选光学基板上与ASIC芯片的3D集成，区别是有无interposer和封装基板。图6.17展示了使用图6.15c和6.16a所示技术的PIC和EIC的3D异构集成的一个例子。图6.18展示了使用图6.15c和6.16c所示技术的ASIC、PIC和EIC的3D异构集成的一个例子。图6.19展示了英伟达的一款CPO，这是目前公开的最复杂的CPO之一。

在共封装光学（CPO）中，交换芯片通常被16个OE/EE包围，全部放置在有机封装基板上（见图6.20）。目前，25.6T交换芯片需要16个1.6Tbps的OE/EE，而即将推出的51.2T交换芯片将使用3.2Tbps的OE/EE（OE/EE中的EIC和PIC的尺寸将更大），如何布局51.2T ASIC与16个 3.2Tbps的OE/EE是个挑战。

解决这个问题的一个方法是堆叠PIC和EIC，如图6.21和6.22所示。实际上，图6.21是图6.15d和图6.16c的组合。图6.22是图6.15h和图6.16b的组合。 ◆ 带桥接的3D异构集成ASIC Switch＋PIC＋EIC

图6.23a展示了PIC和EIC（如图6.15所示）以及ASIC通过硅桥进行3D异构集成。可以看到ASIC与EIC和PIC的3D堆叠通过带有微凸点（μbumps）的硅桥连接。然后，ASIC与EIC和PIC的3D堆叠通过微凸点（μbumps）或C4 bump连接到共封装基板上。 图6.23b展示了PIC和EIC以及ASIC通过封装基板腔体内的英特尔EMIB进行3D异构集成，图6.24展示了一个例子。

图6.23c展示了PIC和EIC以及ASIC通过嵌入在共封装基板中的硅桥进行3D异构集成，例如在带有RDLs的扇出环氧模具化合物中。该桥将通过RDLs和通过模具通孔（TMV）连接ASIC和3D堆叠的PIC和EIC以及共封装基板。

◆ 基于玻璃基板的ASIC Switch,PIC和EIC的异构集成

英特尔宣布了一项新的玻璃基板技术，用于下一代高功率处理器。英特尔正朝着在2030年之前在一个封装上实现1万亿个晶体管的目标迈进，其在先进封装技术包括玻璃基板方面的持续创新将有助于实现这一目标。

自2023年9月18日英特尔宣布使用玻璃基板封装芯片以来，人们对玻璃基板的兴趣大增。与有机基板相比，玻璃基板的优势包括：(a)玻璃中介层的表面更平滑、更平坦，(b)玻璃中介层可以加工光波导，(c)玻璃中介层具有优越的光学性能，(d)玻璃中介层有更好的热、机械和尺寸稳定性，(e)玻璃中介层有更高的互连密度，以及(f)玻璃中介层提升了信号速度、功率和设计自由度。

另一方面，玻璃基板的挑战，根据执行副总裁（Ann Kelleher）的说法包括：(a)玻璃基板的生产和封装成本将高于经过验证的有机基板，(b)在开始时将会出现产量问题，(c)玻璃基板需要建立一个可行的商业生产生态系统，这包括必要的工具和供应能力，这就是为什么英特尔正在与玻璃处理设备和材料供应商密切合作，以及(d)公司还将不得不寻找外包这些新基板的测试和组装的方法。

图6.25展示了PIC和EIC在玻璃中介层（基板）上的3D堆叠，然后与ASIC芯片并排放置在同一共封装基板上。可以看出，图6.25是图6.15g和6.16b的结合体，只是在图6.15g中，TSV互连层被玻璃中介层所取代，图6.25。在玻璃中介层上制造了玻璃波导，并且它们与PIC（例如PD和激光器设备）连接。通过玻璃中介层的EIC和PIC的3D堆叠被封装在与ASIC芯片同一共封装基板的旁边。

图6.26展示了另一个在共封装基板（玻璃中介层）上的ASIC、PIC和EIC的3D异构集成的例子。可以看出，EIC和PIC通过μ bump或Cu-Cu互联堆叠，再与ASIC芯片并排放置在同一共封装基板（玻璃中介层）上。封装的组装过程如图6.27所示。首先，在玻璃基板上刻蚀腔体并制造TGVs（玻璃通孔）。然后，使用夹持装置将PIC放置在腔体中，并进行芯片粘接。粘接的光敏绝缘基板具有C2 bump或裸露的Cu PAD。随后用模具树脂填充间隙并制造RDLs、玻璃波导，然后组装带有光纤的光纤耦合器。最后，在EIC和PIC之间执行bump焊接或Cu-Cu混合bonding。