IMEC：应用于CPO的低插损、高密度聚合物波导/硅光集成技术

(原文链接如下： https://opg.optica.org/optica/fulltext.cfm?uri=optica-12-6-821&id=572532)

      在高性能计算与人工智能技术驱动下，数据中心对光互连的带宽密度、功耗及延迟提出了更高要求。共封装光学（CPO）通过将光子集成电路（PIC）与电子集成电路（EIC）集成于同一封装基板，显著缩短电互连长度，成为应对上述挑战的关键技术方向。其中，实现硅光子芯片与封装级光波导的低损耗、高兼容性光耦合，是CPO技术产业化的核心瓶颈之一。

一、异构集成技术方案

      比利时imec研究团队在《Optica》发表的研究中，提出两种硅基光子芯片与聚合物光波导的异构集成技术，通过片上氮化硅（SiN）波导与封装级聚合物波导的绝热耦合，实现高密度光学I/O连接。

1. 光刻直写集成工艺

      该工艺适用于光子芯片面朝上嵌入封装的场景。首先在硅光子芯片表面旋涂光敏聚合物芯层材料（EpoCore 5，折射率1.579），通过紫外光刻（曝光剂量200 mJ/cm²）与显影工艺，形成宽度4.0 μm、厚度5.7 μm的单模波导结构，波导间距优化至50 μm以适配扇出晶圆级封装（FOWLP）的高密度需求。随后旋涂包层材料（EpoClad 20，折射率1.571），经硬烘焙（120°C，1.5小时）完成封装。该工艺与芯片优先扇出工艺兼容，可直接在芯片表面构建光学重分布层（ORDL）。

2. 倒装键合集成工艺

       针对芯片倒装至封装基板的应用场景，首先在硼硅酸盐玻璃基板上预制聚合物波导，通过光刻形成芯层图案后，将芯片与预制波导的玻璃基板通过紫外固化胶（OrmoClearFX，折射率1.537）实现面对面键合。键合过程采用无源对准技术，利用SiN层与聚合物波导的对准标记实现纳米级精度对准，键合间隙通过毛细管填充工艺消除空气隙，确保光学近场耦合条件。

二、绝热耦合关键技术

      SiN波导作为硅光子芯片与聚合物波导的中间层，其锥形taper结构设计是实现高效绝热耦合的核心。研究采用“Mono”优化方法，通过相位匹配条件调控模式转换效率。SiN波导厚度固定为400 nm，宽度从710 nm渐变至130 nm，形成长度1000 μm的绝热锥形。仿真结果表明，当SiN波导宽度减小时，其与聚合物波导的TE/TM模式有效折射率逐渐收敛（图3），确保两种偏振光的相位匹配，实现偏振无关耦合。

三、实验验证与性能参数

      在O波段（1260-1360 nm）实验中，两种集成技术均实现了低损耗光耦合：

① 光刻工艺

SiN与聚合物波导的单端绝热耦合损耗为TE偏振0.56±0.37 dB、TM偏振1.04±0.42 dB，总插入损耗（含两次耦合与波导传输）低于2 dB。聚合物波导本身传播损耗为0.43±0.15 dB/cm（TE）与0.48±0.30 dB/cm（TM），与单模光纤（SMF-28）的对接耦合损耗约1 dB。

② 倒装键合工艺

      受基板翘曲影响，耦合效率波动较大，但最优样品的TE/TM耦合损耗分别为0.92 dB与0.88 dB，验证了该技术路径的可行性。

      实验结果表明，SiN锥形结构的相位匹配设计可有效抑制偏振相关损耗（PDL<0.8 dB），满足宽光谱、偏振无关的光互连需求。

四、产业化挑战与展望

      当前技术面临的主要挑战包括：

① 倒装键合工艺稳定性

      玻璃与硅芯片的热膨胀系数差异（87 ppm/K vs. 4 ppm/K）导致键合翘曲，垂直间距偏差0.3 μm可使耦合损耗增加3 dB。缩小芯片尺寸或采用热匹配基板（如硅基中介层）是潜在解决方案。

② 后端集成兼容性

      工业硅光子芯片通常覆盖数微米厚氧化物层，需开发局部刻蚀与聚合物填充技术（如激光直写、纳米压印工艺），实现纳米级凹槽内的波导制造。

③ 双向锥形优化

      当前仅SiN波导采用taper结构，若同步优化聚合物波导taper，可进一步缩短耦合长度并提升效率。

五、结论

      该研究通过光刻与倒装键合两种异构集成技术，实现了SiN波导与聚合物波导的低损耗绝热耦合，为CPO技术提供了可扩展的光学接口解决方案。在芯片到芯片及芯片到光纤的应用场景中，耦合损耗均可控制在2 dB以内，结合FOWLP的高密度扇出能力，有望推动下一代光互连技术的产业化进程。未来需进一步优化工艺兼容性与键合精度，以满足大规模生产需求。