VLSI 2025 imec短课：2.5D/3D集成技术现状、核心突破与未来路线图

在半导体行业面临摩尔定律放缓与“内存墙”“功耗墙”双重挑战的背景下，2.5D与3D集成技术已成为突破性能瓶颈的核心驱动力。2025 Symposium on VLSI Technology and Circuits会议上，来自imec的Eric Beyne博士系统阐述了2.5D/3D集成技术的现状、核心突破与未来路线图，揭示了其在AI、高性能计算、移动设备等领域的关键作用。本文将全面解析这一技术体系，从历史演进到技术细节，从应用场景到未来趋势，展现三维集成如何重塑半导体产业格局。

◆ 微电子系统集成的演进与驱动

微电子系统集成正经历从“单片集成”到“异构集成”的范式转变。早期单片CMOS单芯片系统级芯片（SoC）的发展主要依赖摩尔定律驱动，通过持续提升功率、性能、成本与面积（PPAC）指标实现功能聚合。而当前多芯片异构集成已成为主流方向，其核心特征是通过高密度互连技术实现功能划分（Dis-aggregation），并依托3D集成技术突破传统集成瓶颈。

电子系统互连技术的演进呈现多代际特征。从1950年代的绑线技术（>0.5mm I/O间距），到1970年代的周边穿孔封装（<0.5mm周边间距），再到2010年后的2.5D与3D晶圆级封装，互连密度、I/O带宽和集成复杂度持续提升。这一演进直接响应了系统对更高性能、更小尺寸和更低能耗的需求，尤其在AI服务器、高性能计算等领域，高密度互连成为突破“存储墙”与“功率墙”的关键。

◆ 3D互连技术全景：从封装到芯片级集成

① 封装级3D集成：多样化技术路径

3D封装级集成以“系统级封装（SiP）”为核心，通过堆叠与异构整合实现功能密度提升。其中，引线键合互连堆叠芯片技术广泛应用于移动与可穿戴设备，例如National Semiconductor/Imec联合研发的微型蓝牙射频模块（7x7x2.4mm），将多芯片与无源元件集成于单一封装；苹果AirPods Pro 2019采用射频集成无源玻璃中介层，进一步优化了射频性能。

堆叠封装（PoP）技术则成为移动处理器的标配，如苹果A12处理器通过堆叠DRAM实现存储与计算的紧密耦合，显著提升数据访问效率。更先进的3D-SiP集成通过功能分层实现极小尺寸设计，例如“环境智能”自治无线传感器节点，将天线、射频电路、数字基带、传感器等功能划分为不同3D层，构建出14x14mm的微型智能设备。

② 芯片与晶圆级3D集成：应用驱动的技术突破

芯片与晶圆级3D集成的发展紧密围绕核心应用场景展开。在成像领域，背照式（BSI）CMOS图像传感器持续升级，索尼12MP、1.4μm像素堆叠BSI CIS已应用于三星Galaxy S7等设备；高带宽存储器（HBM）则通过堆叠实现带宽跃升，从2016年HBM2的256 GBps到2025年HBM4的1075-1225 GBps，成为AI服务器与高性能计算的核心存储方案。

2.5D硅中介层技术推动了超大芯片集成，AMD Radeon R9 FURY X（2015）、NVIDIA H100（2022）等产品通过硅中介层实现多芯粒互连，其中NVIDIA B2024的晶体管数量达2080亿，HBM3e带宽高达9 TBps。新兴应用中，芯粒（Chiplet）技术如苹果M1 Ultra的嵌入式硅桥封装、3D-SoC如AMD 3D“V-Cache”Ryzen 5000的混合键合技术，以及3D-NAND闪存的晶圆堆叠技术，共同拓展了3D集成的应用边界。

③ 互连层级与系统划分：从2D到3D的架构重构

传统2D互连层级采用平面布线层的分层组织，通过过孔连接不同平面，通过引线键合等实现跨层级连接。3D互连层级则引入硅通孔（TSV）、细间距微凸点、直接铜-铜键合等垂直连接方式，实现芯片堆叠与中介层集成，形成从前端器件（FEOL）到封装的完整互连链路。

3D系统划分可在多个层级实现，从芯片封装的I/O接口到前端的多晶硅栅极层面，3D互连密度呈指数增长。行业主流方向分为两类：“2.5D芯粒集成”采用独立芯片设计与标准化片外总线接口（如HBM、UCIe）；“3D-SoC集成”则通过协同设计扩展片上互连网络，模块间采用片上IP接口电路互连。

◆ 3D互连核心技术：从TSV到混合键合

① 硅通孔（TSV）：垂直互连的基础支撑

TSV是3D垂直互连的核心技术，分为via-middle与via-last两种工艺。Via-middle工艺在FEOL或首层细间距BEOL后加工，通过“盲孔”蚀刻与填充实现高质量互连，但面临较高应力挑战；Via-last工艺在晶圆减薄后加工，可在临时载体或永久键合晶圆上实现，适用于小直径TSV，其中永久键合方案支持纳米级TSV（<50nm直径）的规模化生产。

TSV技术持续向小尺寸缩放，直径从5μm降至0.15μm，互连密度从10²/mm²提升至10⁸/mm²以上，电容随尺寸缩小显著降低，为高速信号传输奠定基础。

② 混合键合：从微凸点到铜-铜直接键合

混合键合技术正逐步替代传统微凸点互连，成为高密度3D集成的关键。其演进路径清晰：从50-20μm间距的微凸点（μBump），到20-5μm的缩放微凸点，再到10-2μm的芯片-晶圆（D2W）混合键合，最终实现3μm-200nm的晶圆-晶圆（W2W）混合键合。

混合键合工艺通过室温范德华力预键合与高温退火实现强键合，SiCN dielectric材料因优异的表面光滑度（Ra≈0.1nm）、高键合能及热稳定性，成为W2W键合的核心介质选择。400nm间距W2W键合的单连接电阻可低至0.5Ω，300nm、250nm间距技术也已实现突破，为超高密度互连提供可能。

③ 2.5D芯粒集成技术：灵活高效的系统整合

2.5D芯粒集成通过中介层实现多芯粒互连，主流技术包括硅中介层、硅桥中介层与RDL中介层。硅中介层支持亚微米线宽/间距（L/S）互连，可集成有源器件与无源元件（如MIM电容、ESD保护），但面临面积与成本挑战；硅桥中介层与扇出晶圆级封装（FO-WLP）结合，通过模具重建与semi-additive RDL工艺实现细间距互连；RDL中介层采用铜/聚合物大马士革工艺，支持1μm L/S，适用于chip-last集成方案。

芯粒接口的带宽性能依赖凸点间距与通道速率优化，“边沿带宽”（shoreline bandwidth）与“空中带宽”（aerial bandwidth）指标随凸点间距缩小而提升，推动HBM、AIB、BoW等总线技术向更高速率演进。

◆ 结论：3D集成的未来展望

3D系统集成已形成多技术协同的动态格局，从2.5D芯粒到3D-SoC，从TSV到混合键合，每种技术均在持续提升密度与性能。未来发展的核心在于“3D思维”的系统架构重构，通过功能划分与协同设计，充分发挥不同3D技术的优势。随着CMOS 2.0概念的推进，通过器件层堆叠实现性能与密度的持续缩放，将成为突破传统物理极限的关键方向，推动VLSI技术在AI时代迈向新高度。

完整slides如下：