张江实验室：300mm硅光子平台单波400G微环调制器，双工作模式适配AI计算scale-up/scale out场景

一、技术背景与挑战：AI驱动下的光互连需求

随着大语言模型（LLMs）、多模态AI系统的爆发式发展，计算节点（CPU、GPU、XPU）的算力需求呈指数级增长。然而，摩尔定律放缓导致单节点算力天花板显现，数据中心需通过“纵向扩展（scale-up，提升单节点性能）”与“横向扩展（scale-out，增加节点数量）”构建大规模并行架构——这两种扩展路径均高度依赖高带宽、高能效、可量产的互连网络。

传统电互连面临“带宽提升即牺牲距离与能效”的困境，而硅光子学（SiPh）凭借CMOS兼容性、波分复用（WDM）能力成为理想替代方案。其中，硅微环调制器（MRM）因尺寸紧凑（数十微米级）、功耗低的优势，是光互连的核心器件，但长期受限于调制效率与带宽的固有权衡：已报道的多数微环调制器采用耗尽模式工作，利用自由载流子等离子体色散效应的高载流子迁移率与快速响应特性，最大化电光（EO）带宽。但该方式受限于电光带宽与调制深度之间的固有权衡关系，不可避免地牺牲了调制效率。为弥补调制效率的下降，耗尽模式微环调制器通常需要较高的驱动电压（超过1 Vpp），这不仅导致驱动电路功耗增加、面积增大，还会提升整个系统的功率损耗。

此外，有研究提出耗尽模式、无热化微盘调制器，以实现低Vpp光调制（如0.5 Vpp），但其电光带宽局限于约25 GHz，制约了单环可实现的最大数据速率。而薄膜铌酸锂（TFLN）、磷化铟（InP）等平台虽能实现高速传输，却难以兼容CMOS晶圆级量产。

在本工作中，张江实验室储蔚、蔡海文研究团队提出了一种基于300 mm硅光子平台的重掺杂窄沟槽集成MRM，协同缓解了带宽与效率之间的权衡关系。窄沟槽通过引入传输损耗拓宽光带宽，同时该设计降低的串联电阻可扩展电带宽；重掺杂则通过提高载流子浓度进一步提升调制效率。通过结构创新打破性能权衡。

通过这一创新结构，该MRM器件首次在 300 mm 硅光子平台上实现了 > 110 GHz 的 EO 带宽(-3 V偏置)与 0.57 V・cm(0V，80GHz带宽) 的调制效率，打破了传统 MRM 的带宽 - 效率权衡；其 400 Gbps/λ 的性能可与 TFLN-MZM、InP-EML 等新兴平台媲美，且具备 CMOS 兼容量产能力，成本优势显著。

原文链接：https://arxiv.org/abs/2509.01555

二、核心器件设计：突破带宽-效率权衡的关键创新

1. 结构设计：窄沟槽+重掺杂的协同优化

传统MRM的电光（EO）带宽受限于光带宽（光子寿命决定）与电带宽（RC时间常数决定）的相互制约，本文通过对称P+N+结与窄沟槽结构，实现三大突破：

- 光带宽提升：微环外侧设计220 nm厚平板层形成窄沟槽，引入额外光损耗以降低品质因数Q（实测Q=1500），使光带宽从传统结构的50 GHz跃升至200 GHz以上；

- 电带宽扩展：波导核心采用重掺杂（磷N型+硼P型），串联电阻（Rs）降至31-32 Ω（0 V/ -3 V偏置），结合PN结电容（Cj）优化（0 V时21 fF，-3 V时16 fF），-3V偏置下电带宽突破110 GHz；

- 调制效率保持：对称P+N+结提升光场与电场重叠度，0 V偏置下波长漂移率达24.5 pm/V，调制效率指标VπL0.57 V·cm，优于传统低掺杂MRM。

对比传统不对称PN结MRM（高Q但低电场重叠、带宽<40 GHz），该设计在“带宽-效率”平衡上实现质的飞跃，且0 V偏置下光谱对称性优异，为无驱动/无偏置的低功耗应用奠定基础。

三、晶圆级特性：性能与一致性双优

作为首个实现400 Gbps/λ的晶圆级方案，该MRM在12英寸CMOS晶圆上展现出卓越的性能均匀性，为大规模量产提供关键支撑，核心测试数据如下：

1. 直流（DC）特性一致性

对晶圆上9个不同芯片的测试显示：

- 消光比（ER）：26.7-48.4 dB，确保强信号对比度；

- 加热器调谐效率：77.6-84.5 pm/mW，热控稳定性高，可精准补偿温度漂移；

- 品质因数（Q）：1315-1600，光损耗控制稳定；

- 调制效率（Δλ/ΔV）：22.8-25.5 pm/V，掺杂工艺重复性优异。

2. 电光带宽一致性

采用110-GHz光波组件分析仪（LCA）测试9个芯片的EO带宽：

- 0 V偏置下，所有芯片带宽均>82 GHz；

- -3 V偏置下，带宽全部突破108 GHz，最高达110 GHz；

- 带宽偏差<10 GHz，证明制造工艺的稳定性。

四、高速传输验证：覆盖scale-up/scale-out全场景

该MRM支持自偏置 与耗尽驱动 两种模式，可分别满足“高能效近距离互连scale up”与“超高速远距离互连scale out”需求，实测性能覆盖AI计算的核心场景。

1. scale-up场景：高能效XPU光互连（自偏置模式）

针对XPU与内存池的近距离互连（符合UCIe 2.0、PCIe 5.0/6.0/7.0标准），MRM工作于无DC偏置、低驱动电压模式，核心性能如下：

- PCIe全兼容：驱动电压Vpp仅0.28-0.72 V（低于UCIe 2.0的0.4 Vpp规范），支持PCIe 5.0（32 GT/s）、6.0（64 GT/s）、7.0（128 GT/s）；

- 无DSP传输：32-Gbps NRZ信号经2 km SSMF传输，Vpp=0.43 V、接收光功率（Rop）=3 dBm时，误码率（BER）<1e-12，无需数字信号处理（DSP），能效低至0.97 fJ/bit；

- 高速扩展能力：应用3抽头FFE后，可实现80-Gbps NRZ无差错传输（BER<1e-12）；提升驱动幅度至0.73 V，支持280-Gbps PAM4调制，PCIe 6.0信号的眼图TDECQ仅1.87 dB。

该模式下，器件无需偏置电路与高功耗驱动，光I/O发射器总功耗较传统方案（DRV+偏置+VGA约81 mW）降低一个数量级，仅需激光（~5 mW）与MRM自身功耗。

2. scale-out场景：超高速交换机互连（耗尽模式）

针对AI集群间的远距离高容量互连，MRM工作于-3 V反向偏置、2 Vpp高驱动模式，创下多项传输纪录：

- 超高速传输：实现200 Gbps（NRZ）、360 Gbps（PAM4）的开源眼图，更首次达成400 Gbps（PAM6）传输（155 Gbaud，Rop=5.75 dBm），打破了硅基调制器无法支持单波400Gbps传输的质疑；

- 长距离稳定性：200-Gbps NRZ、360-Gbps PAM4信号经2 km SSMF传输后，信噪比（SNR）仍保持3.2 dB以上，TDECQ约3.4 dB，满足软判决前向纠错（SDFEC）阈值；

- 信号保真度验证：通过“电-电（E/E）”与“电-光-电（E/O/E）”眼图对比，两种模式下眼图形态高度一致，证明MRM无额外信号失真。

测试中，任意波形发生器（AWG）的55 GHz带宽为性能瓶颈，通过16抽头FFE补偿后，256 GT/s PAM4信号的TDECQ降至3.62 dB，进一步验证器件本身的超高速潜力。

五、系统扩展性与环境适应性

1. WDM扩展：从单波长到太比特级互连

基于MRM的WDM兼容性，可通过多波长集成实现容量倍增：

- scale-up场景：每波长支持64 Gbaud PAM4（128 Gbps），76 GHz信道间隔（含13 GHz保护带）下，单个自由光谱范围（FSR=7 nm）可容纳16个波长，总容量达2 Tbps；

- scale-out场景：每波长支持155 Gbaud PAM6（400 Gbps），200 GHz信道间隔（含45 GHz保护带）下，单个FSR可容纳6个波长，总容量达2.4 Tbps；若将微环半径缩小至4.5 μm，FSR可扩展至8个波长，可应用于3.2 Tbps共封装光学（CPO） 。

2. 能效与成本优势

基于结电容与驱动电压计算了器件本身能耗：

- 0 V偏置下，NRZ（32 Gbps）能效0.97 fJ/bit，PAM4（128 Gbps）能效0.78 fJ/bit；

- -3 V偏置下，NRZ（200 Gbps）能效16 fJ/bit，PAM6（400 Gbps）能效2.89 fJ/bit；

- 采用12英寸CMOS量产工艺，无需特殊材料，制造成本相比TFLN、InP平台更低。

3. 温度适应性

补充测试显示，0V偏置器件在1.5 K温度范围内，64 Gbaud NRZ信号的归一化眼图张开度（OMA）无明显衰减，可适应数据中心常见的温度波动环境。

六、技术价值与应用前景

该硅MRM的核心突破在于：首次在晶圆级尺度上实现“400 Gbps/λ超高速+亚fJ/bit能效+高一致性”的三重目标。其技术价值体现在三方面：

1. 性能突破：打破传统MRM的带宽-效率权衡，EO带宽超110 GHz，调制效率0.57 V·cm，400 Gbps/λ传输创硅基MRM纪录；

2. 量产能力：12英寸晶圆上9个位置的芯片的带宽性能偏差<10%，ER、带宽、调谐效率均保持高一致性，具备大规模量产能力；

3. 场景适配：自偏置/耗尽双模式覆盖XPU互连（scale-up）与集群互连（scale-out），为AI数据中心提供“一站式”光互连解决方案。

未来，该技术可进一步应用于CPO 、硅光子chiplet，助力AI计算网络突破“算力-互连”瓶颈。