TEF 2025｜OIF：448G以太网高速铜/光互连技术的演进与挑战(Broadcom/Altera/Ranovus/Keysight)

本场panel的分享由4位专家完成，分别从电气互连、信道与调制、光学协同、测试测量四个维度展开，演讲嘉宾与对应主题如下：

1.Cathy Liu，博通（Broadcom）杰出工程师，演讲主题《Electrical Interconnection Considerations》

2. Mike Peng Li博士，Altera Fellow兼首席技术专家，演讲主题《Electrical Channel and Modulation Considerations》

3.Jeff Hutchins，Ranovus公司CTO办公室光技术总监，演讲主题《Does Optics Have What is Needed For Scale-Up/Out Links?》

4.John Calvin，是德科技（Keysight Technologies）高级产品规划师，演讲主题《Advances in Measurement Science》

一、OIF组织与高速互连技术体系基础

OIF是拥有25年以上行业服务经验、由160余家成员企业组成的全球会员驱动型组织，核心使命是加速光网络技术的市场应用，核心工作包括识别行业需求与技术缺口、发布超100项实施协议（IA）、需求文档与白皮书、完成超65项互操作性演示，通过研讨会、线上研讨会等形式推动产业共识形成。

OIF的技术布局覆盖高速互连全栈维度，为448G技术的研发构建了完整的产业与技术底座：

- 相干光通信领域：定义了覆盖全场景的标准化方案，包括<1000km多跨段相干DWDM场景的1600ZR+，>80km相干DWDM场景的1600ZR、800ZR、400ZR，以及<10km点对点相干链路场景的1600LR、800LR，同时实现了客户侧形态的多厂商互操作性。

- 电光转换领域：推出了面向AI/ML场景的低时延、能效优化的能效接口（EEI），以及计算光学接口（COI）、重定时发射线性接收（RTLR）、外部激光源（ELSFP）、3.2T CPO模块等方案；作为高速互连核心基础的通用电气I/O（CEI）系列标准，覆盖28G、56G、112G、224G、448G全速率，包含LR、MR、VSR、XSR+、XSR、MCM、Linear全场景接口，支持协议无关的链路训练。

- 管理接口领域：通用管理接口规范（CMIS）提供了覆盖从铜缆到相干光的统一解决方案，简化了host与模块的部署流程，同时支持标准与定制化接口；传输SDN API可实现自动化、可编程能力，优化网络运营，适配AI、数字孪生、数据中心存储与光多层协同等场景。

- 协议领域：Flex Ethernet（FlexE）技术已实现对800Gb/s以太网PHY的支持。

在CEI-448G项目启动前，OIF已完成CEI-224G系列接口的标准化定义，为下一代技术迭代奠定了成熟基础，包括XSR、VSR、MR、LR、Linear等不同规格

二、CEI-448G框架项目整体概况

为匹配AI模型参数规模爆发式增长带来的算力互连需求，OIF于2024年8月正式启动CEI-448G框架项目。项目输入来自OIF成员与行业专家的分析，覆盖所需的传输距离与架构、功耗pJ/b指标、传输介质、非/半重定时架构、混合（线缆）背板、调制与FEC、信道仿真、测试测量等全维度内容。

项目核心输出包括白皮书，以及后续可能启动的具体标准化项目，覆盖Die-to-Die/光电引擎、芯片到模块、芯片到芯片等场景，以及潜在的新应用。该项目的框架文档OIF-FD-CEI-448G-01.0已于2025年11月4日完成，并于2025年11月6日正式发布。

三、电气互连考量（演讲者：Cathy Liu，博通）

Cathy Liu的分享围绕AI扩展带来的互连瓶颈、448G电气互连的核心挑战与潜在方案、CEI-448G的应用场景展开。

3.1 向448G的转型：AI算力扩展的核心需求

互连是AI基础设施的核心组成部分，铜互连仍是当前Scale-Up（纵向扩展）网络的主要互连方式。当前与下一代AI集群的互连需求差异如下：

- Scale-Up场景：当前加速器节点规模约100个，物理范围为机架内，网络要求无损、低时延，主要互连方式为无源PCB、双轴背板（机架内）、AEC(相邻机架）；下一代节点规模将达到约1000个，物理范围扩展至机架到行级，延续现有铜互连方式的同时，将在行内引入光互连。

- Scale-Out（横向扩展）场景：当前节点规模10万以上，物理范围为数据中心级，主要互连方式为光互连；下一代节点规模将进一步突破，对大规模互连的带宽密度提出更高要求。

3.2 448G电气互连的核心挑战

3.2.1 成本、功耗与传输距离的平衡难题

在448G速率下实现与224G相当的传输距离极具挑战，448G提升的奈奎斯特频率对带宽受限的铜互连带来了显著的物理约束。功耗是AI集群的核心刚性约束，长距离传输将直接推高互连功耗，需要在传输距离与功耗之间实现精准平衡；同时，尾时延会严重影响AI应用，尤其是分布式训练与推理场景，需要在设计中重点考量。

从CEI系列标准的迭代来看，单通道速率提升持续压缩铜缆的传输距离：

- CEI-56G-LR（2014-2017年）：单通道56Gbps，PAM4调制，支持3m铜缆传输，对应以太网速率50/100/200G，交换机容量12.5T；

- CEI-112G-LR（2017-2021年）：单通道112Gbps，PAM4调制，支持2m铜缆传输，对应以太网速率100/200/400G，交换机容量25T/50T；

- CEI-224G-LR（2021年至今）：单通道224Gbps，PAM4调制，支持1m铜缆传输，对应以太网速率200/400/800/1600G，交换机容量50T/100T；

- CEI-448G-LR（2026年起）：单通道448Gbps，对应以太网速率400/800/1600/3200G，交换机容量100T/200T，调制格式、插入损耗、传输距离等核心指标仍待确定。

3.2.2 信道需求与特性约束

速率提升会导致信号信噪比（SNR）下降，核心原因包括导电与介质损耗增加、反射与串扰引入的噪声；I/O密度提升会进一步加剧串扰问题；Intra-pair skew会放大抖动与符号间干扰（ISI），直接恶化眼图。当前信道带宽受连接器技术限制，上限约为90GHz，远低于448G PAM4调制所需的112GHz奈奎斯特频率，使得PAM4调制在448G场景下面临根本性挑战。

本次分享同时披露了预研的VSR信道模型（30AWG 300mm）的特性，包括插入损耗、回波损耗（模块侧与host侧）、功率和串扰（包含3个远端串扰FEXT和4个近端串扰NEXT干扰源）的频率响应特性，该模型为初步版本，仍在开发中。

3.3 448G电气互连的潜在解决方案

3.3.1 信道演进的分阶段路线

针对信道带宽瓶颈，产业界形成了分阶段的演进共识：

- 短期：最大化利用现有基础设施，采用高阶调制实现速率升级；

- 中期：在不全面替换硬件的前提下解决信道限制，XSR等短距离场景尽可能采用PAM4调制，LR等长距离场景按需采用高阶调制；

- 长期：完成全硬件升级，向最低阶调制全面过渡，仅在更长传输距离或更高速率（>448Gbps）场景采用高阶调制。

3.3.2 调制与FEC优化方案

如果信道带宽仍限制在约90GHz，可能需要采用PAM6、PAM8等高阶PAMn调制，但该方案存在三大核心问题：一是与IMDD光PMD调制不匹配，影响向后兼容性；二是448G线性可插拔光（LPO）将无法实现；三是需要更强的前向纠错（FEC）技术来补偿SNR损失。

针对FEC的优化，产业界提出了两个核心方向：一是添加冗余符号（如内码），类似200G IMDD光模块的内码方案，但该方案会提升整体波特率，占用更多带宽；二是扩展调制星座空间（如编码调制），该方案不会提升整体波特率，可实现更高的频谱效率，但需要更复杂的DSP检测算法。

3.4 CEI-448G互连应用场景

Cathy Liu在分享中明确了CEI-448G覆盖的全场景互连应用，对应不同的接口类型：

- 封装内Die-to-Die场景：传输距离最长约25mm，采用电XSR接口；

- 封装内Die到光学引擎场景：传输距离最长约50mm，采用电XSR/XSR+、Linear、RTLR接口；

- 芯片到邻近光学引擎场景：传输距离最长约250mm，采用电XSR/XSR+接口，可选Linear/RTLR架构；

- 芯片到可插拔模块场景：传输距离最长约150mm，采用电VSR接口，可选Linear/RTLR架构；

- PCBA内芯片到芯片场景：传输距离最长约50cm，采用电或光MR接口；

- 跨背板/中板/线缆的PCBA到PCBA场景：传输距离最长约1m，采用电或光LR接口；

- 机架内机箱到机箱场景：传输距离最长约1m，采用电或光LR接口。

四、电气信道与调制考量（演讲者：Mike Peng Li博士，Altera）

Mike Li的分享围绕448G的PAMn调制特性、SERDES与封装技术、CPC信道仿真结果、核心参数定义展开。

4.1 448G PAMn调制的核心特性

448Gbps速率下，不同PAMn调制的核心参数存在显著差异，直接决定了信道适配能力、SNR需求与实现复杂度：

- PAM4调制：每符号携带2bit，符号速率224.00Gbaud，单位间隔（UI）4.46ps，奈奎斯特频率112.00GHz，SNR代价为基准0dB；

- PAM5调制：每符号携带2.32bit，符号速率192.94Gbaud，UI 5.18ps，奈奎斯特频率96.47GHz，SNR代价-2.50dB；

- PAM6调制：每符号携带2.50bit，符号速率179.20Gbaud，UI 5.58ps，奈奎斯特频率89.60GHz，SNR代价-4.44dB；

- PAM7调制：每符号携带2.81bit，符号速率159.58Gbaud，UI 6.27ps，奈奎斯特频率79.79GHz，SNR代价-6.02dB；

- PAM8调制：每符号携带3.00bit，符号速率149.33Gbaud，UI 6.70ps，奈奎斯特频率74.67GHz，SNR代价-7.36dB；

- PAM16调制：每符号携带4.00bit，符号速率112.00Gbaud，UI 8.93ps，奈奎斯特频率56.00GHz，SNR代价-13.98dB。

从带宽效率来看，不同调制在带宽效率平面上有不同的轨迹，PAMn与信道容量的距离是核心关注点，其在带宽效率平面上的位置取决于符号错误概率（Pe）。相同Pe下，更高阶的PAMn需要更大的归一化信噪比Eb/N0；而Eb/N0越低，距离信道容量越近，Pe越高，同时需要更复杂、时延更长的FEC来实现可靠通信，这与AI/ML场景的低时延需求相悖。

4.2 芯片到光学引擎/模块的调制选型

PAMn的选择核心取决于信道带宽，同时需要兼顾电光协同兼容性、量产可行性与功耗成本：

- 224G速率下，e-XSR、e-VSR/MR、0-DR全场景均采用PAM4调制，实现了成熟的产业落地；

- 448G PAM4电+PAM4光方案：全场景均可实现电光调制对齐，支持LPO架构，实现更低的功耗、成本与光链路时延，同时具备向后兼容性，但量产可行性仍在研究中，且会压缩电信道的传输距离；

- 448G PAM6/8电+PAM4光方案：可提升量产可行性，缩短上市时间，优化电信道传输距离，但无法实现电光调制对齐，需要添加齿轮箱，不支持LPO架构，无法实现更低的功耗与成本。

4.3 448G SERDES与封装技术可行性

基于先进架构（包括DAC基发射机、ADC基接收机、先进模拟前端AFE）、高效的ADC SNR导向校准、高效的收敛与自适应算法，结合先进工艺节点（如≤N3/N2、≤18A），448G-PAM4/PAM6 SERDES具备技术可行性。同时，在224Gbps速率下验证的双PAM4/PAM6 SERDES ADC/DAC架构，可直接扩展至448Gbps速率。

封装技术方面，封装带宽核心取决于BGA球间距：>112G PAM4需要≤1mm球间距，>224G PAM4需要≤0.8mm球间距，>448G PAM4需要≤0.5mm球间距，目前≤0.5mm的BGA球间距技术已可实现。不同球间距对应的截止频率为：1.0mm球间距58GHz，0.8mm 72GHz，0.65mm 90GHz，0.5mm 115GHz，刚好满足448G PAM4的112GHz奈奎斯特频率需求。结合先进材料、堆叠设计（如skip layer），<0.5mm间距的封装可稳定支持448Gbps-PAM4信号传输。

4.4 CPC信道仿真结果与CEI-448G核心参数

本次分享披露了基于31AWG线缆与Luxshare CPC连接器的448G电电缆链路系统仿真结果：端到端链路包含host芯片、封装、PCB、CPC连接器、线缆、对端CPC连接器、PCB、封装、host芯片，425Gbps（以太网速率）PAM4信号在含串扰的端到端CPC信道下，当插入损耗<40dB时，组件（COM）具备1-5dB的健康余量；当插入损耗≥27dB时，COM性能随插入损耗与线缆长度的增加而下降；最后一个可通过的信道长度为1200mm（余量有限）；基于3dB COM通过率的插入损耗阈值约为41dB。

基于仿真与产业共识，Mike Li明确了CEI-448G各接口的核心参数：XSR、VSR、MR、LR、Linear接口均支持288-462Gbps的速率范围，所有接口均支持FEC功能，功耗预估基于2026-2027年的工艺节点（如N2、18A、16A、14A）：

- XSR接口：FEC后误码率上限1E-15，FEC前误码率上限待定（<1e-6），最大传输距离50mm，无连接器，奈奎斯特频率下凸点到凸点插入损耗约15dB，调制格式为PAM4，系统功耗目标0.5pJ/b；

- VSR接口：FEC后误码率上限1E-15，FEC前误码率上限5e-5，最大传输距离220mm，1个连接器，插入损耗约30/35dB，调制格式待定（PAM8/6/4），功耗目标0.8pJ/b；

- MR接口：FEC后误码率上限1E-15，FEC前误码率上限5e-6，最大传输距离500mm，1个连接器，插入损耗约30/35dB，调制格式待定（PAM8/6/4），功耗目标1.8pJ/b；

- LR接口：FEC后误码率上限1E-15，FEC前误码率上限1e-4，最大传输距离1000mm，2个连接器，插入损耗约35/40dB，调制格式待定（PAM8/6/4），功耗目标2.5pJ/b；

- Linear接口：FEC后误码率上限1E-15，FEC前误码率上限2e-4，最大传输距离120mm，1个连接器，插入损耗约22dB，调制格式为PAM4，功耗目标<2.5pJ/b。

4.5 核心总结

Mike Li在分享最后给出了产业共识：PAM4调制在OIF CEI-56/112/224G、以太网53/106/212G标准中得到了广泛应用，自56Gbps以来一直是生态系统的主导调制格式；基于先进工艺节点，448G-PAM4/6/8 SERDES具备技术可行性；<0.5mm球间距的先进封装技术可支持448G-PAM4/6/8信号传输，相关仿真已完成；基于最新CPC与配套无源线缆技术，仿真验证了448G-PAM4可实现最长1.2m的传输距离；448G的最优调制格式取决于终端用户的上市时间、功耗/成本、性能/时延需求，多家连接器与信道供应商已取得积极进展，可支撑PAM4与PAM6/PAM8的系统权衡；PAM4可实现低功耗的XSR与LPO方案；下一代448G电气I/O技术与规范的开发仍有大量具有挑战性的工作需要完成。

五、光学技术对Scale-Up/Out链路的支撑能力（演讲者：Jeff Hutchins，Ranovus）

Jeff Hutchins的分享围绕AI集群Scale-Up/Out场景的光互连需求、能效与可靠性要求、技术选型与成本优化展开。

5.1 AI集群的光互连核心需求

超大规模厂商的Scale-Out与Scale-Up场景对光互连的需求存在显著差异：Scale-Out链路的传输距离为数百米，当前采用可插拔光模块；Scale-Up链路的传输距离≤20米，带宽需求约为Scale-Out的10倍，对时延更敏感，当前采用无源铜缆。能效是AI训练集群的核心需求，Scale-Up网络的带宽约为Scale-Out网络的10倍，主导了机架内互连的功耗，因此低功耗光方案是产业核心研发方向。

5.2 Scale-Up互连的以太网技术路线

Jeff Hutchins明确，Scale-Up与Scale-Out链路均将采用以太网技术，Scale-Up互连将复用以太网的底层架构。此前Scale-Up场景多采用基于PCIe的链路，目前已有两个核心的Scale-Up协议：NVLink交换方案，以及基于以太网的交换方案（如UALink、UEC、SUE-T，以及最新发布的ESUN）。

其中，ESUN（Ethernet for Scale-up Networking）于2025年10月在OCP大会上发布，为开放系统提供了平台，可实现xPU网络接口与以太网交换机ASIC的互操作性，与UEC、IEEE802.3标准对齐，将推动多样化的实现方案，加速全行业的规模化应用。以太网的底层标准化可支撑上层协议的创新，同时实现不同厂商设备的互操作。

从带宽需求来看，全mesh互连架构下，每个计算单元都与每个交换机连接，当前系统采用400G的链路管道，由2条200G铜缆实现，下一代系统将需要800G的链路管道，单条管道可由单通道或多通道承载，可支持双向流量。

5.3 光互连的能效与可靠性要求

能效方面，针对72GPU机架的假设场景，不同光架构的功耗存在显著差异：非重定时的CPO（LTLR）功耗最低，约4pJ/b；非重定时的LTLR/LPO功耗约6pJ/b；Tx重定时的RTLR功耗约10pJ/b；全重定时的RTRR功耗约＞15pJ/b。

可靠性方面，链路可靠性（丢包）是Scale-Up的核心指标，损坏的数据包会导致重传，占用链路带宽；Meta在ECOC25上发布的测试数据显示，其CPO交换机在超过1e6小时的400G端口设备连续运行中，未出现任何不可纠正码字（UCW），验证了CPO方案的高可靠性。硬件可靠性同样是核心指标，AI集群的计算特性决定了硬件故障会导致训练任务的停止与重启，Scale-Up场景对硬件可靠性的要求更高，尤其是“机箱内”的设备，高集成度方案预计具备更高的可靠性，可靠的方案将依托IC行业的成熟制造与封装能力。

5.4 400G串行链路的技术选型与成本优化

针对400G串行链路的技术选型，产业界形成了明确的方向：

- 非硅材料方案：InP、TFLN、BTO、聚合物基方案具备足够的带宽，可支持400G PAM4，但部分方案无法满足CPO所需的>2T/mm的shoreline密度要求，需要异质集成，可能无法达到CPO的可靠性要求，适合400G的可插拔模块场景；

- 硅光方案：IMDD调制器与探测器的-3dB带宽无法满足400G串行PAM4的需求，但可依托成熟的硅制造与封装工艺，实现更高的硬件可靠性，适合采用多波长、双向链路的机箱内CPO场景，更低的单波长速率可实现更优的链路误码率（BER）。

成本方面，铜方案是Scale-Up场景的基准方案，传统光方案的成本高于铜方案，光纤连接是降低成本的核心方向。其中单纤双向技术可在单根光纤上同时承载收发双向流量，将单链路的光纤数量减少50%，显著降低光纤基础设施的成本，低成本架构可采用这类优化后的光方案。

5.5 核心总结

Jeff Hutchins在分享最后给出了结论：能效是AI训练集群的核心需求，Scale-Up光互连主导了机架内互连的功耗，CPO、LTLR等能效方案的功耗最低；Scale-Up互连将采用以太网的底层架构；单条链路管道可由单通道或多通道承载，可支持双向流量；硬件与链路可靠性是Scale-Up场景的核心要求，400G串行链路可采用非硅技术或异质集成方案，高可靠性CPO方案需要采用速率更低、通道更宽的同质硅方案；低成本架构将采用成本优化的光方案，例如通过单纤双向技术降低光纤基础设施成本。

六、支撑448G技术落地的测量科学进展（演讲者：John Calvin，是德科技）

John Calvin的分享围绕高速互连技术的测试需求演进、信道性能测试、高阶调制分析能力、测试仪器性能展开。

6.1 高速网络规范与测试需求的演进

单通道速率的提升持续加快技术迭代节奏：单通道速率从25Gbps到50Gbps的落地间隔为10年，50Gbps到100Gbps为6.5年，100Gbps到200Gbps为5年，200Gbps到400Gbps缩短至3年。OIF CEI-448G框架项目于2024年8月启动，对测试测量技术提出了更高的要求。

不同代际以太网的测试需求持续升级：

- 200Gbps（2008年）：单通道26.56Gbps，PAM4调制，所需示波器带宽20GHz，带宽比3；

- 400Gbps（2014年）：单通道53.125Gbps，PAM4调制，所需示波器带宽40GHz，带宽比3；

- 800Gbps（2019年）：单通道106.25Gbps，PAM4调制，所需示波器带宽61GHz，带宽比2.28；

- 1.6Tbps（2022年）：单通道212.5Gbps，PAM4调制，所需示波器带宽90GHz，带宽比1.7；

- 下一代3.2Tbps（2025年）：单通道424Gbps，若采用PAM4调制，所需示波器带宽180GHz，带宽比1.7，若采用PAM6调制，所需示波器带宽127GHz，带宽比1.5；

- 6.4/7.25Tbps（2028年）：单通道848Gbps，PAM6调制，所需示波器带宽212GHz，带宽比1.25；

- 12.8/14.5Tbps（2031年）：单通道1696Gbps，PAM8调制，所需示波器带宽311GHz，带宽比1.1。

6.2 信道性能测试与高阶调制分析能力

当前高速数据中心互连的电气信道带宽上限约为120GHz，向更高速率的演进，需要研究新型机电组件与材料在更高频率下的介电特性与传输特性。

本次分享披露了不同频率下的连接器插入损耗测试数据：89.6GHz(448G pam6)下，当前CPC to CPC连接插入损耗-11.34dB；106.25GHz下，当前CPC连接器插入损耗-14.62dB，而压接式连接器插入损耗则达到了-34.47dB。(紫色线的0.5mm test structure在89.6GHz下插损为13.3dB，106.25GHz下插损为15.42dB，并且在更高频率下没有快速衰减，在179.2GHz(896G PAM6)和212.5GHz(896G PAM4)下插损分别为21.4dB和23.12dB)。

针对448G的电信号检测与BER测量，当前已具备完整的测试能力：实时示波器可支持448G物理层误码检测；针对高阶PAMn调制，已实现完整的PAM6/PAM8信号分析能力，可测量的参数包括电平峰峰值、RMS、电平偏斜、眼图电平、眼图偏斜、眼高、眼宽、垂直眼图闭合、PAM过冲/下冲、转换时间、外OMA、外消光比、线性度、峰峰值幅度、Tx功率偏移、EECQ/TDECQ，同时支持协同优化的参考接收机均衡功能。

测试仪器的带宽性能已可满足448G场景的需求：电通道测试方面，当前的测试采集模块可实现130GHz频率下3.2dB的幅度衰减，160GHz频率下15dB的衰减，167GHz频率下23dB的衰减；光通道测试方面，可实现106.25GHz下3.1dB的衰减，160GHz下8dB的衰减，180GHz下15dB的衰减。

6.3 核心总结

John Calvin在分享最后给出了测试领域的产业共识：当前已具备3.2Tbps信号生成与采集的测试仪器，不会成为调制格式等复杂问题的瓶颈；下一代高速数据中心收发器与互连可能采用多种调制格式，以适配不同的时延、基数、速率与功耗需求，单一方案可能无法满足所有场景，包括PAM4、PAM6、PAM8等；随着3.2Tbps/448G技术的发展，100GHz以上的信道与连接器设计需求已进入主流，需要研究新型材料在100GHz以上的介电、传输与串扰特性，对具备场仿真能力的工程师提出了新的要求；无论采用哪种调制阶数，3.2Tbps/448G的信号采集性能都需要覆盖100GHz以上的频率范围；在首个接收电芯片完成之前，灵活的误码检测方法对早期的技术验证至关重要。