黄仁勋：华为“韬定律”不对台积电构成威胁

5月28日，英伟达CEO黄仁勋在台北受访时，针对华为“韬定律”及逻辑折叠技术给出评价。他认为该技术只是常规的3D芯片堆叠，台积电深耕此类封装技术近十年，对其并不构成威胁。

在我看来，这个观点过于片面，本质上是黄仁勋混淆了技术概念，误将芯片设计层面的革新，归类为普通的先进封装工艺，两者完全不属于同一赛道。

一、看似殊途同归，实则完全是两个赛道

绝大多数外行，甚至不少行业大佬，都容易把逻辑折叠和台积电3D封装混为一谈，简单概括为芯片堆叠。其实用最通俗的话来讲，二者有着天壤之别。台积电的CoWoS、SoIC这类先进封装，属于制造层面的技术，直白说就是把两颗已经制作完成、功能独立的芯片，通过封装手段堆叠在一起，缩短芯片之间的传输距离，相当于把两栋独立楼房叠放。

而华为逻辑折叠，是芯片设计层面的底层革新。它在芯片设计阶段，直接将单颗芯片内部的逻辑门、电路单元进行三维拆分重组，纵向排布电路，砍掉冗余走线。打个比方，它不是叠加楼房，而是重新设计楼房内部户型，把高频互通的房间直接上下排布。前者解决多芯片互联问题，后者优化单芯片内部结构，二者层级不同，根本没有可比性。

二、跳出摩尔定律束缚，重构芯片行业进化逻辑

如果只是技术层面的区别，这件事还不值得过度解读。韬定律真正的厉害之处，是它打破了行业数十年固化的发展思维。长久以来，全球芯片行业都遵循摩尔定律，依靠缩小晶体管线宽、升级制程来提升性能，但现如今先进制程研发成本暴涨，EUV光刻机稀缺，制程升级的边际效益越来越低，行业已经触碰到发展天花板。

华为给出了全新解法：不再执着于几何缩微，转而以时间常数为核心，通过系统层面优化缩短信号延迟。依托逻辑折叠技术，现有制程下就能实现以往两代制程迭代才能达到的晶体管密度，麒麟2026芯片就是最好的证明。按照规划，2031年该技术能追平1.4纳米传统制程水准，完美绕开光刻机、高端工艺的封锁。

当然我也客观说一句，这项技术现阶段并不完美。逻辑折叠对配套EDA工具、散热方案、产业链协作要求极高，目前依旧存在不少待解决的难题，短期内无法完全替代传统先进制程。但不可否认，韬定律为全球半导体行业提供了第二条进化路径。对此，你怎么看呢？欢迎评论区留言哦~