DesignCon 2026 Meta报告：448Gb/s连接器、信号完整性、FEC优化与共封装CPC/CPO技术解析

DesignCon 2026会议上，由Arista Networks、Meta和Molex联合发布的《448Gbps Challenges for Scale up and Scale Out Applications》基于严格的信道建模与系统级仿真，完整剖析了从224Gbps向448Gbps单通道速率跃迁过程中，物理层、调制格式、电气架构、纠错编码与光集成五大维度的技术壁垒，给出了覆盖Scale-Up与Scale-Out全场景的工程化解决方案。

一、AI算力爆发催生448Gbps刚性需求：双架构演进下的带宽危机

AI模型规模与并行度的指数级增长，正在推动超大规模数据中心向多GW级超级集群演进。Meta正在开发的Prometheus集群将于2026年上线，算力规模达到1GW以上，后续规划的Hyperion集群更是将达到5GW级别。

这类集群普遍采用Scale-Up与Scale-Out相结合的混合架构，其中Scale-Up（垂直扩展）通过在单个计算节点或机柜内增加更多xPU、内存和存储实现算力提升，具备低延迟、高计算密度、本地计算高效的优势，适用于模型推理等对共享内存和低延迟敏感的场景，但受硬件成本、物理尺寸和单点故障风险的限制；Scale-Out（水平扩展）通过增加更多服务器节点分布式承载计算负载，具备灵活扩容、故障冗余、成本可控的优势，是大规模分布式训练的核心架构，但存在传输延迟高、网络复杂度高的问题。

当前主流AI集群的单通道互连速率为112Gbps和224Gbps，但随着单节点xPU数量从72个向144个、512个甚至1024个快速演进，单节点带宽需求已从数TB提升至数十TB，未来更将达到数百TB级别。为维持线性训练效率、避免通信成为算力瓶颈，单通道互连速率必须从224Gbps跃升至448Gbps，这是支撑未来十年AI基础设施和云服务持续增长的核心技术节点。

二、448Gbps物理层五大核心瓶颈：传统架构全面失效

向448Gbps速率的跃迁带来了前所未有的物理层挑战，传统基于BGA封装、PCB走线和插卡式连接器的架构已无法满足需求，核心瓶颈集中在五个方面。

第一是高频插入损耗急剧恶化。448Gbps PAM4调制对应的奈奎斯特频率高达112GHz，在这一频率下，传统超低损耗PCB的插入损耗达到约1.9dB/inch，最大传输距离仅约4英寸；即使采用性能更优的Twin-ax线缆，32AWG规格在85GHz下的损耗也达到0.41dB/inch，最大传输距离约17英寸，30AWG规格损耗0.34dB/inch，最大传输距离约20.5英寸，26AWG规格损耗0.26dB/inch，最大传输距离约27英寸，远低于224Gbps时代的传输距离。

第二是信道带宽严重不足。传统PCB和封装架构的可用带宽上限约为53.5GHz，即使经过优化也难以突破90GHz，无法满足448Gbps PAM4所需的112GHz带宽要求。连接器的机械结构进一步加剧了这一问题，传统插卡式连接器的0.5mm短截线会在100GHz附近产生180度相位差，导致信号完全衰减，将可用带宽限制在90GHz以内，仅能支持PAM6和PAM8调制。

第三是串扰问题日益严重。随着互连密度的提升，相邻高速信号之间的远端串扰和近端串扰成为主要的信噪比劣化因素。在90GHz以上频率，远端串扰和近端串扰的功率总和会导致信噪比急剧下降，使得系统无法正常工作，封装设计和走线布局成为关键瓶颈。

第四是高阶调制信噪比要求大幅提升。与PAM4相比，PAM6需要额外3.6dB的信噪比，PAM8则需要额外6.1dB的信噪比。更高阶的调制格式对反射、非线性失真、抖动和串扰更加敏感，这对发射机、接收机和信道的性能提出了极为严苛的要求。

第五是传统架构的物理限制。传统的BGA封装加PCB走线的架构，不仅损耗大，而且存在制造公差和寄生效应，难以支持100GHz以上的信号传输。同时，可插拔光模块所需的Retimer和Gearbox会显著增加功耗、延迟和成本，无法满足AI集群对能效的要求。

三、调制格式选型：四大方案的性能边界与工程取舍

为应对带宽和信噪比的双重挑战，行业正在探索四种调制格式方案，各方案在带宽需求、信噪比要求、复杂度和兼容性上存在明确的性能边界。

PAM4调制每符号传输2比特数据，对应的奈奎斯特频率为112GHz，具有信噪比要求低、与现有标准兼容性好的优势，是光链路的首选方案。但由于电气信道的带宽限制，PAM4在电气链路上的实现难度极大，目前仅有少数短距离信道演示验证了其可行性。

PAM6调制每符号传输2.5比特数据，奈奎斯特频率降低至90GHz，正好匹配传统电气信道的带宽上限。仿真结果显示，在采用CPC架构的长距离信道中，448Gbps PAM6可以获得1.4dB的信噪比余量，MLSE误码率达到9.4e-5，具备工程实现的可行性。

PAM8调制每符号传输3比特数据，奈奎斯特频率进一步降低至75GHz，信道衰减更小。在相同的CPC信道中，PAM8可以获得2.2dB的信噪比余量，MLSE误码率达到2.3e-5，性能优于PAM6，但解调复杂度更高。

同步双向传输（SBD）是另一种潜在的技术路线，通过在同一根线缆上同时传输两个方向的224Gbps PAM4信号，实现等效448Gbps的传输速率。该方案无需提升信道带宽，可以复用现有的224Gbps组件，但面临严重的自干扰问题。

仿真结果显示，只有当自干扰消除水平达到30dB、增益和相位失配控制在3GHz以内、噪声相关系数达到0.9时，才能获得3.7dB的正信噪比余量；在悲观场景下，信噪比余量为-3.6dB，实现难度极大。

综合来看，行业形成了明确的差异化技术路线：电气链路优先采用PAM6或PAM8调制，结合增强型FEC技术满足信噪比要求；光链路则优先采用PAM4调制，充分利用光学器件的高带宽优势；随着两件式连接器技术的成熟，未来可逐步推进电气PAM4方案。

四、电气信道革新：CPC共封装铜缆架构突破损耗瓶颈

传统224Gbps采用BGA封装加超低损耗PCB布线的架构，损耗大、寄生效应显著，带宽难以突破60GHz，无法支撑448Gbps传输。共封装铜互连（CPC）技术成为448Gbps电气互连的核心解决方案。

CPC架构将高速连接器直接集成在ASIC封装的同一侧，消除了传统架构中的BGA过孔、长PCB走线和插卡式连接器，将信号损耗降低至传统方案的1/5左右。同时，CPC架构允许使用成本更低的PCB材料，显著降低了系统成本，并提升了封装的连接密度。

连接器技术的升级是CPC架构的关键。传统插卡式连接器的带宽上限为90GHz，仅能支持PAM6和PAM8调制；而新型两件式连接器的带宽可以突破112GHz，能够支持448Gbps PAM4调制，为未来的技术演进预留了空间。

研究团队构建了完整的CPC长距离信道模型，该信道包含CoWoS中介层、10mm有机基板引出布线、30.4mm有机基板布线、下一代CPC连接器、300mm板上电缆、1米背板电缆以及对称的反向链路结构，总长度超过1.6米。

仿真结果显示，该信道的bump-to-bump插入损耗在100GHz时接近-80dB，信道带宽限制在90GHz，仅支持PAM6和PAM8调制。在采用64抽头FFE和1抽头MLSE均衡的情况下，PAM6和PAM8均能获得正的信噪比余量，证明CPC架构可以支撑448Gbps长距离电气互连。

五、前向纠错技术升级：从KP4到增强型FEC的性能跃迁

448Gbps信道的高衰减和低信噪比特性，使得传统的KP4 FEC已无法满足要求。KP4 FEC基于RS(544,514)码，能够纠正10个符号错误，在224Gbps时代得到了广泛应用，但在448Gbps信道中，其纠错能力已不足以应对更高的误码率，必须采用性能更强的前向纠错技术。

研究团队评估了多种增强型FEC方案，包括长RS码、Turbo码、LDPC码、极化码、2D码、阶梯码、多层编码和约束MLSE编码。其中，2D FEC和约束MLSE编码是最具潜力的两种技术。

2D FEC采用二维矩阵编码结构，分别在行和列上使用简单的分量码进行编码，通过迭代译码实现更高的纠错性能，并且具备优异的抗突发错误能力。仿真结果显示，采用RS8(102,96)×RS8(102,96)的2D FEC方案，在12.89%的开销下，可以获得约0.9dB的信噪比增益；采用8路KP4加2D RS10(64,66)×RS10(68,70)的级联方案，在12.35%的开销下，可以获得约0.7dB的信噪比增益；采用4路KP4加2D汉明(217,208)×(219,210)的级联方案，在15.4%的开销下，可以获得约0.6dB的信噪比增益。独立2D FEC的性能更强，但内码2D FEC方案在延迟和兼容性上更具工程价值。

约束MLSE编码是一种将均衡和纠错相结合的创新技术，通过在发送端周期性地插入简单的冗余信息（如奇偶校验位或CRC），在接收端利用这些约束条件限制MLSE的状态转移，从而消除大部分错误。该技术无需额外的交织器，延迟极低，特别适合对延迟敏感的AI互连场景。

仿真结果显示，基于奇偶校验的约束MLSE在2%的开销下，可以获得0.5dB的信噪比增益；在5%的开销下，可以获得0.9dB的信噪比增益，优于传统的KP4加汉明码方案。基于XORed CRC6的约束MLSE在10%的开销下，可以获得高达2.2dB的信噪比增益，即使采用32路径列表译码降低复杂度，性能损失也仅为0.2dB。交织奇偶约束MLSE（IPCM）在20%的开销下，信噪比增益可达4dB，并且可以灵活配置开销和交织深度，是目前性能最优的FEC方案。

为了保持与现有系统的兼容性，行业普遍倾向于采用"KP4+内层FEC"的级联方案，即在保留KP4作为外层FEC的基础上，增加一层内层FEC（如2D FEC或约束MLSE），在最小化改动的前提下提升纠错性能。

六、长距扩展必选：CPO共封装光学与新一代调制器技术

对于传输距离超过1.5米的Scale-Out场景，铜缆已无法满足传输距离要求，共封装光学（CPO）技术成为必然选择。传统可插拔光模块需要重定时器和DSP芯片，功耗、延迟和密度受限，而CPO架构将光引擎直接集成在ASIC封装上，大幅缩短了电气信号的传输路径，消除了Retimer和gearbox，显著降低了功耗、延迟和成本。

CPO架构采用线性驱动配置，光引擎中不包含DSP芯片，ASIC的SerDes直接驱动光调制器，实现了电域和光域调制格式的统一。这种架构特别适合448Gbps PAM4调制，能够充分利用光学器件的高带宽优势。

光调制器技术是CPO的核心。传统的硅光子MZM调制器带宽仅为56-60GHz，无法满足448Gbps PAM4的要求。新兴的薄膜铌酸锂（TFLN）调制器具备超宽带宽、优异的线性度和低驱动电压，是目前最具潜力的技术路线，已有多家厂商实现了448Gbps PAM4传输的演示验证。钛酸钡（BTO）调制器则利用其强电光效应，有望在紧凑的尺寸下实现超过100GHz的带宽，是未来的重要发展方向。高速EAM具备良好的带宽功耗效率，但在448Gbps下面临温度和线性度的限制。等离子体和混合等离子体调制器仍处于早期研发阶段，有望实现更高的带宽和更小的尺寸。

研究团队进行了完整的CPO系统级仿真，仿真采用43mm的短电气信道（包含35mm ASIC基板走线和8mm基板到驱动器的走线），无DSP线性驱动配置，调制器分别设置为奈奎斯特带宽、80GHz和100GHz三组，光纤长度为500m，均衡采用64抽头FFE加1抽头MLSE。

结果显示，448Gbps PAM4在调制器带宽为奈奎斯特频率时，信噪比余量为2.5dB，MLSE误码率低于1e-6；当调制器带宽降低至80GHz时，信噪比余量为1.7dB；当调制器带宽为100GHz时，信噪比余量为2.2dB。而PAM6在同等条件下的信噪比余量仅为0.2dB、0.0dB和0.4dB，远低于PAM4。这表明光链路的性能主要受限于噪声而非带宽，延长传输距离需要降低TIA输入参考噪声、优化光纤色散特性，更长距离的传输则需要向相干或Coherent-lite光通信演进。

七、系统结论与未来研究方向

实现448Gbps单通道传输无法依赖传统PCB和可插拔架构，必须对电气信道、调制格式、前向纠错技术和光集成架构进行全面的系统性重构。电气层面采用CPC架构降低损耗，以PAM6/PAM8配合增强型FEC实现短中距传输，两件式连接器为未来PAM4的应用预留了演进路径；光学层面采用CPO架构，以TFLN、BTO等新一代调制器支撑448G-PAM4长距传输；纠错层面以约束MLSE与2D FEC突破传统KP4的性能瓶颈，兼顾功耗、延迟与兼容性。

未来的研究工作将集中在四个方向：一是开发更节能、面积效率更高的FEC算法，特别是优化约束MLSE的实现复杂度；二是设计能量和面积效率更高的FEC解码器；三是根据行业最新的信道模型进行系统级优化，提升方案的工程实用性；四是完成ASIC实现，对各种技术方案的面积和功耗进行实际表征，为大规模商用奠定基础。这些技术的突破将为下一代AI超算集群提供强大的互连支撑，推动人工智能技术的持续发展。