"Verilog合成“一词是什么意思？
"Verilog合成“一词是什么意思？
提问于 2012-02-10 09:05:38
当有人问你是否做过任何verilog合成，这到底是什么意思？这是否意味着编写代码、模拟、将代码下载到实际硬件，还是什么？我在网上读过，但他们只是说这是一个从高层到门级的转换过程，但这并没有告诉我多少。
回答 2
Stack Overflow用户
发布于 2012-02-10 10:56:26
维基百科在其条目"Logic synthesis"中很好地回答了这个问题。
概要是综合将没有实际物理硬件的高级verilog/vhdl结构转换为低层逻辑结构，这些逻辑结构可以以晶体管逻辑或look-up tables或其他FPGA或ASIC硬件组件的形式进行字面建模。
Stack Overflow用户
发布于 2012-02-10 11:14:42
Verilog是一种脚本语言和HDL (硬件描述语言)。脚本组件通常用于编写测试工作台，以验证HDL或(在有限的情况下)作为元编程语言从输入参数生成HDL。让新手感到困惑的一件事是，几乎每个Verilog教程都是从教授语言的脚本部分开始的。它可以像一种简单的、命令式的、顺序的编程语言。你可以做循环和打印结果。当您仅限于Verilog的可综合子集时，几乎所有这些都是无关的，Verilog可以用作HDL。如果有人问你是否做过Verilog的合成，他们可能会试图区分你是否采用了Verilog的设计，一直到实际的硬件。这样做将证明您了解如何使用Verilog作为HDL。如果您只做过模拟，您可能依赖于无法综合的语言特性，因此无法在实际硬件中使用。
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原文链接：
https://stackoverflow.com/questions/9231737
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