如果VHDL或verilog代码中的循环变量是可变的，会发生什么情况？
如果VHDL或verilog代码中的循环变量是可变的，会发生什么情况？
提问于 2018-08-06 01:32:09
如果我在VHDL或Verilog中为for循环变量的初始值赋值，那么在仿真或综合中会出现什么问题？例如，如果我编写的测试用例如下：
module dut(input clk, d, output reg [5:0] q);
integer i, j, k, l;
always @(posedge clk)
begin
for(i =k;j < 4;k++, l++) begin
q[i] <= d;
end
end
endmodule会有什么问题？
回答 2
Stack Overflow用户
回答已采纳
发布于 2018-08-06 09:20:13
for可以写成do-while循环。
for(<Initialization>;<Condition>;<Iteration>) <Statement>;
<Initialization>;
do
begin
<Statement>;
<Iteration>;
end
while (<Condition>);因此，一旦执行i=k子句，k的值发生什么并不重要。
综合要求在编译时计算循环迭代的总数。您必须提供可以在编译时计算的表达式。因此，最有可能的情况是，如果起始和结束迭代值不是常量，则循环将无法综合。
Stack Overflow用户
发布于 2018-08-06 01:59:56
会有什么问题？
问题是您只能在模拟中使用代码。也就是说:你将无法合成代码并从中产生硬件。
在综合中，反循环是展开和硬件生成的每一个步骤，通过循环。为此，综合工具必须在编译期间知道循环执行的频率。
页面原文内容由Stack Overflow提供。腾讯云小微IT领域专用引擎提供翻译支持
原文链接：
https://stackoverflow.com/questions/51704524
复制相关文章
点击加载更多
相似问题
如果在Verilog或VHDL的灵敏度列表中声明的信号(变量)比所需的多，会发生什么情况
VHDL或Verilog中的高阶函数
如果将for循环的迭代计数作为变量，会发生什么情况？
将VHDL代码转换为Verilog
如果catch中的代码失败，会发生什么情况？
添加站长 进交流群
领取专属 10元无门槛券
AI混元助手 在线答疑
关注 腾讯云开发者公众号
洞察 腾讯核心技术
剖析业界实践案例
腾讯云开发者
