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问Yosys合成verilog
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Stack Overflow用户

提问于 2019-05-29 09:51:51

回答 1查看 1.2K关注 0票数 0

我想为ASIC标准单元库合成一个vhdl设计，以找到电路面积的要求。我如何为虚拟硅(VST)标准细胞库UMCL18G212T3或UMC L180 0.18m使用Yosys？Yosys是否支持vhdl代码，还是需要用verilog编写？

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回答 1

Stack Overflow用户

发布于 2019-05-29 10:26:31

通过Yosys 网页。看起来只有Verilog。

关于 Yosys是Verilog RTL合成的一个框架。它目前有广泛的Verilog-2005支持，并为各种应用领域提供了一组基本的综合算法。选定的特性和典型应用程序：

同样来自同一页..。

示例用法 Yosys是由合成脚本控制的。例如，下面的Yosys综合脚本从verilog文件mysign.v中读取一个设计(顶部模块mytop)，使用mycells.lib文件中的单元库将其合成到一个门级netlist，并将合成的结果以Verilog形式写入synth.v：

> # read design  read_verilog mydesign.v
> 
> # elaborate design hierarchy hierarchy -check -top mytop
> 
> # the high-level stuff proc; opt; fsm; opt; memory; opt
> 
> # mapping to internal cell library techmap; opt
> 
> # mapping flip-flops to mycells.lib dfflibmap -liberty mycells.lib
> 
> # mapping logic to mycells.lib abc -liberty mycells.lib
> 
> # cleanup clean
> 
> # write synthesized design write_verilog synth.v

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原文链接：

https://stackoverflow.com/questions/56366089

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