为什么信号赋值不会在第一次迭代中执行？VHDL
在VHDL中，信号赋值不会在第一次迭代中立即执行的原因是为了模拟硬件电路的行为。VHDL是一种硬件描述语言，用于描述数字电路的行为和结构。
在硬件电路中，信号的赋值是同时发生的，而不是按照顺序执行的。因此，在VHDL中，信号赋值的行为也被模拟为同时发生的。
在第一次迭代中，VHDL模拟器会先解析整个设计，并建立信号之间的依赖关系。然后，在后续的迭代中，模拟器会根据这些依赖关系来确定信号的更新顺序。
这种设计方式的优势是可以更好地模拟硬件电路的并行行为，以及处理复杂的时序关系。同时，这种方式也可以提高仿真的效率，避免不必要的信号更新。
在VHDL中，如果需要在第一次迭代中执行信号赋值，可以使用变量（variable）来代替信号（signal）。变量的赋值是立即执行的，不受迭代的影响。但是需要注意，变量在硬件电路中没有对应的行为，只能在仿真中使用。
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如何用VHDL编写以下代码？？
`timescale 1ns/10ps
module tb;
event event_a;
initial begin
#20 ->event_a;
#30 ->event_a;
#90 ->event_a;
#100;
$stop;
end
always @(event_a) begin
$display("hello word (%t)");
end
endmodule
下面是我到目前为止在VHDL中尝试过的：
library STD;
libr
浏览 1提问于2021-01-22得票数 1
1回答
因此，我很难理解在vhdl中从ram或rom中获取值所花费的时间。在ram中插入数据，我知道发生在时钟的上升沿，需要一个时钟，就像我的例子一样，但是在获取数据方面，是否需要一个时钟从内存中获取数据，然后再获取另一个时钟周期来获取数据输出，这意味着需要2个时钟周期来获取数据？
process(clk)
begin
if(rising_edge(clk)) then
if(write_en = '1') then
mem(to_integer(unsigned(address))) <= incoming_data;--insert data
浏览 2提问于2017-03-08得票数 0
1回答
我正在努力学习VHDL，并努力学习它的一些基本知识。问题如下：
Process语句被描述为包含按顺序运行的代码(一行接一行)。我想问为什么不能在进程语句中运行并发代码(意思是所有行都并行执行)。其次，如果process语句包含顺序代码，它如何建模?例如，三个触发器并发，
-程序内部陈述
Q1 <= D1;
Q2 <= Q1;
Q3 <= Q2;
浏览 5提问于2014-05-14得票数 0
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我想在VHDL上写点东西，但不管用。下面是我代码的一部分：
case currentState is
when ST000 =>
with A select nextState <=
ST025 when "01",
ST050 when "10",
ST000 when "11",
currentState when others;
when ST001 => ...
when others
浏览 1提问于2017-11-02得票数 1
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SIGNAL change_detected : boolean;
VARIABLE temp : std_logic_vector(2 DOWNTO 0);
它与移位器结合使用。它看起来像一个compare语句，当前一个值"temp(2)“是0而当前值"temp(1)”是1时，它可能会在"change_detected“中显示1，但此代码不使用if else结构。有没有人有关于语法的参考，以及为什么这样做？
在VHDL语言中change_detected<= (temp(2) ='0') and (temp(1) ='1');的语
浏览 0提问于2015-10-11得票数 0
我有一个关于VHDL的基本问题。
考虑以下程序：
process(Clk)
begin
if(rising_edge(Clk)) then
a <= data_in;
b <= a;
c <= b;
data_out <= c;
end if;
end process;
上述过程充当延迟寄存器，其中data_in在4个时钟周期后输出到data_out。
根据我的理解，发生这种情况是因为信号是平行分配的。但是为什么这个过程中的语句是连续的呢？
例如：
process(Clk)
begin
if(rising_edge(Clk)) then
a <
浏览 3提问于2020-12-04得票数 1
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考虑以下VHDL代码：
process(a, b)
begin
equal <= '0'; --default
gt <= '0'; --default
if a=b then
equal <= '1';
end if;
if a>b then
gt <= '1';
end if;
end process;
所谓的“默认值”应该用来保护信号gt和equal的锁存。但是，由于这不是一个时钟过程，这难道不是信号gt和equal
浏览 4提问于2017-08-08得票数 1
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VHDL代码为：
next_x(7 downto 0) <= rec_data;
这一行是做什么的？等价的语句是什么？此行位于进程内，当condition_1为true时执行。
我猜这条语句会更新next_x吗？
有没有人能解释一下这句话，如果有的话，找出等价物？
谢谢。
浏览 2提问于2011-11-02得票数 0
3回答
目前，我正在学习一些使用VHDL语言的FPGA设计技术，我的问题是我们是否可以在VHDL语言中互换使用:=和<=，尽管我已经看到在常量声明中使用:=和在赋值中使用<=？提前感谢！
浏览 3提问于2012-08-13得票数 11
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3回答
If语句VHDL
、、
有人能解释为什么在编写VHDL时的黄金法则是if-then-else语句必须在一个进程中。是不是因为在进程内部，语句是按顺序执行的，而在外部则不是。
浏览 1提问于2012-09-17得票数 7
1回答
我是一个VHDL的初学者，所以如果这个问题看起来很傻，请不要介意，如果我没有遵守这个论坛的规则，请告诉我。不过，我还没有在互联网上发现同样的问题。
在这里，我有一个很大的寄存器(1600位)，我想在其中写入一个64位的块。块的地址由theta_io_ctrl的位确定。theta_reg_bus_out是一个64位的std_logic_vector。
i1 <= 64*to_integer(unsigned(theta_io_ctrl(10 downto 6)));
for i in 63 downto 0 loop
i12
浏览 0提问于2018-04-26得票数 0
2回答
在我编码的寄存器中发现了一个奇怪的现象。我是VHDL语言的新手，但是有人教我在写一个值到像data_out这样的输出端口时，你应该总是使用“中间人”信号来传递你的值。在这里，我尝试使用信号"data“来传输信号，但是这个实现导致了data_out变化之前的延迟(当ld变高时)。完全取出数据，并对我在C程序中的编码方式进行编码，消除了这种延迟，寄存器工作得很好。你知道为什么会这样，为什么我不应该这么做吗？
损坏的代码：
entity register is
generic (
DATA_WIDTH : natural := 12);
port (
data_i
浏览 1提问于2014-05-11得票数 0
2回答
下面的VHDL代码是一个简单的交换程序。但它并没有交换a和b的输入。我已经在评论中给出了成绩单的价值。
library ieee;
use ieee.std_logic_1164.all;
entity vhdl_swap is
port(a,b: inout integer);
end vhdl_swap;
architecture ar of vhdl_swap is
signal s : std_logic;
begin
process(s)
variable var : integer:=0;
begin
report "var is
浏览 0提问于2016-02-27得票数 1
在VHDL中，需要在流程语句中使用变量才能立即更新它。信号的使用是可以完成的，但不会立即更新。重复我上面的问题:为什么在处理语句中不立即更新一个信号？
浏览 0提问于2021-07-23得票数 0
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我正在尝试用ModelSim Microsem10.2c编译以下示例：
architecture example of assignment_to_an_aggregate is
type vowel_type is (a, e, i, o, u);
type consonant_type is (b, c, d, f, g);
signal my_vowel: vowel_type;
signal my_consonant: consonant_type;
begin
(my_vowel, my_consonant) <= (a, b);
浏览 2提问于2014-05-06得票数 0
1回答
我试图使用VHDL中的延迟属性创建信号('s')的延迟版本('s_dlyd')。
我的代码(下面)编译和模拟(使用Xilinx，ISIM)和's‘进行预期的'0/1’转换。
然而，s_dlyd只是坐在'1‘(也就是说，它不是’'s‘，’，‘s’(天真地？！)期望的。
我猜我缺少一些关于VHDL安排转换方式的基本内容。我尝试过许多代码变体(分裂行“s<=.”)。尝试诸如"s_dlyd <= s‘延迟(5 ns)后11 ns“之类的东西)但是没有人给我一份延迟的复本。
任何帮助都很感激。谢谢你
archit
浏览 1提问于2014-05-25得票数 0
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1回答
PROCESS(X,Y)
BEGIN
OUT<=X;
OUT<=OUT or Y;
END PROCESS;
我是VHDL的新手，我正在测试分配逻辑值的方法。这句话是两个值进行OR运算的一种可能的方式吗？
浏览 1提问于2020-04-14得票数 0
我是VHDL语言的新手，我有简单的代码来模拟slt操作；但是，我得到了以下错误: Error (10500)：文本“if”附近的SetLessThan.vhd(14)处的VHDL语法错误；期望的是"end“、"(”或标识符("if“是保留关键字)或并发语句
有人能帮上忙吗？(粘贴在下面的代码)我尝试在a<b周围放置()，但这给了我两个额外的错误。
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity SetLessThan is
port(
a : in std_logic_vector(
浏览 0提问于2013-12-15得票数 1
当一个RTL块包含对同一寄存器的多个赋值时，我很难理解堪萨斯熔岩的行为。下面是版本号1：
foo :: (Clock c) => Signal clk Bool
foo = runRTL $ do
r <- newReg True
r := low
return $ var r
它的行为与我预期的一样：
*Main> takeS 10 foo :: Seq Bool
low | low | low | low | low | low | low | low | low | low | ? .
生成的VHDL为：
architecture str
浏览 6提问于2012-12-22得票数 38
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2回答
我在一个VHDL程序中工作，我需要使用AlteraDE2-115做一个RAM 256。输出将显示在一个七段显示。问题是:我有一个dataout输出变量。然后，该变量具有temp_ram数组的以下值：
dataout <= temp_ram(conv_integer(dir));
然后，我要将dataout的值除以放在七段中
dataout(7 downto 4)
dataout(3 downto 0)
这显示了以下错误：
Error (10309): VHDL Interface Declaration error in RAM.vhd(45): interface object
浏览 3提问于2017-09-03得票数 2
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我在学校熟悉了一点Verilog，一年后，我买了一个Basys 3 FPGA板。我的目标是学习VHDL。
我一直在阅读一本名为“自由范围VHDL”的免费书籍，它极大地帮助我理解了VHDL语言。我还搜索了包含VHDL代码的github repos，以供参考。
我最关心的是顺序执行和并发执行之间的区别。我理解这两个词的含义，但我仍然无法想象为什么我们可以将"process“用于组合逻辑(即七段译码器)。我已经实现了我的七个段解码器作为并发语句的条件分配。，如果我用进程和开关语句实现解码器，会有什么区别呢？，当涉及到组合逻辑时，我不理解进程的顺序执行这个词。如果它是一个顺序机器-一个状态机，
浏览 3提问于2016-07-07得票数 3
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2回答
在VHDL中，有两种类型的信号分配：
concurrent ----> when...else
----> select...when...else
sequential ----> if...else
----> case...when
问题是有人说when...else条件是逐行检查(顺序之王)，而select...when...else条件则是检查一次。例如，请参见此。
我说when..else也是一个顺序的赋值，因为您是逐行检查。换句话说，我说没有必要说进程中的if..else
浏览 6提问于2017-03-06得票数 3
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1回答
相邻语句间VHDL过程的延迟
、、、、
我正在用VHDL进行实验，遇到了一个无法摆脱的延迟。
我正试图在一个测试平台上编写一个非常简单的3输入和门，它循环遍历AND3和随后的输出的所有可能的输入。我把一个输入绑得很高，以使它的评估在模拟中更简单。
我已经运行了模拟，在3个输入的8个值之间循环(忽略第三个输入)，但是，在迭代数字和将其分配给一个输入之间，尽管这些语句是紧接着的，但是延迟了100 is -为什么？迭代之间延迟100 ns是可以理解的，因为这是有意的，但我不明白为什么在下面指出的两行之间有100 ns的延迟，当它们按顺序运行时？
我把定义放在下面，
非常感谢！
--ENTITY AND3 (3 input AND
浏览 0提问于2015-10-25得票数 0
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1回答
有人能帮助我如何将这个vhdl代码更改为使用'when‘语句吗？
下面是我编写的代码：
library IEEE;
use IEEE.std_logic_1164.all;
entity sel2_1 is
port( A, B, SEL : in std_logic;
outsgnl : out std_logic);
end sel2_1;
architecture EX1 of sel2_1 is
begin
outsgnl <= (not SEL and A) or (SEL and B);
end EX1;
仿真结果如下：
浏览 1提问于2016-09-21得票数 0
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1回答
我对VHDL很陌生，我有个愚蠢的问题。
我的代码中有一个巨大的case语句，只有1种情况下是一个值(例如“1”)，而在所有其他情况下都是“0”。我想避免在所有情况下都编写th my_signal <= '0‘，但只写到1(代码可读性/密度/复制)
为了便于阅读，我想在这个过程中保持这个信号的矫揉造作。
我想做的是
my_signal <='0';
case
case0
....
case1
....
case2
my_signal <='1';
....
case3
....
case4
浏览 1提问于2016-10-28得票数 1
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我正在尝试学习用VHDL编写代码，下面的代码在编译时没有给出错误，而是给了我一个锁存警告。我需要摆脱这个锁存，因为我相信它会在我的下一段代码中造成问题，它将使用这个(8x8乘法器)。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.NUMERIC_STD.ALL;
ENTITY control IS
PORT (
clk, reset_a, start : IN STD_LOGIC;
count : IN UNSIGNED (1 DOWNTO 0);
input_sel, shif
浏览 4提问于2019-09-28得票数 1
1回答
我正在尝试用VHDL对下面的电路进行编码，以避免在我的项目中出现亚稳态。
这是我到目前为止写的代码：
library ieee;
use ieee.std_logic_1164.all;
entity Metastability is
port ( clk : in std_logic;
key : in std_logic;
reset : in std_logic;
Led : out std_logic
);
end Metastability ;
architecture rtl of Metastability is
浏览 3提问于2017-11-11得票数 0
1回答
有人能解释δ周期如何影响VHDL模拟的波形吗？我知道这与VHDL如何确定优先级有关，但我不完全确定是如何确定优先级的。
浏览 1提问于2017-04-27得票数 7
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1回答
对于那些对VHDL有很好理解的人来说，这是一个问题。我是一个新手，但到目前为止，我一直在使用行为描述生成VHDL。对我来说，考虑它要容易得多，因为它类似于编写软件。我意识到一个可能的缺陷是行为“执行”顺序，而结构在设计组件/过程中并发执行。
所以我很好奇，如果我有一个架构，使用了一个进程，比如一个8位移位寄存器(SISO)，我想创建4个这样的实例(4x8位移位寄存器)，我会创建一个组件和4个进程实例吗？
或者我会生成4个进程(彼此并行执行)，然后用不同的名称调用每个进程？
另外，只是一个一般性的问题，以获得人们使用的良好实践的共识，您更喜欢哪一个:结构和行为？？什么时候是选择一个而不是另一个的
浏览 3提问于2012-11-17得票数 6
8回答
原来的问题是：
在VHDL中有哪些真正有用但深奥的语言特性，您实际上已经能够使用这些特性来完成有用的工作？
原来的问题被删除了，我只是在回答。我认为这是一个有趣的问题，特别是当您将VHDL与其他(正常)编程语言进行比较时。
免责声明:我在VHDL中只做了几个微不足道的例子。
但我特别喜欢的是，与其他编程语言相比(这可能不是您要问的，但我认为仅仅为了这些，每个程序员都应该知道一些VHDL )：
：一个接口有几个不同的实现(体系结构)，并且很容易地交换它们的能力。是语言模型固有的低开销并行性。这让我想起了数据流语言。
浏览 8提问于2009-06-22得票数 10
我有这段VHDL代码。我想要的是，当sw‘’event和之后，rst是自动下降的。但当我模拟的时候，第一次就不会掉下来！
process(rst,clk,sw)
begin
if (clk'EVENT and clk='1') then
if (rst='1') then
rst<='0';
elsif (sw'event) then
rst<='1'
浏览 3提问于2013-12-08得票数 0
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在经历了昨天和今天之后，我设法解决了一些问题，但我又被卡住了。当做计数器时，我做了一个循环，使它从1计数到53，然后又重新设置为零。当我启动测试平台时，如果要检查它是否正常工作，并且信号根本没有更新，就会出现问题。
-- Process incorporated in vhdl
entity semaforo is
Port ( sensor : in STD_LOGIC;
clk : in STD_LOGIC;
rst_n : in STD_LOGIC;
light_highway : out STD_LOGIC_VECTOR (2 down
浏览 0提问于2017-12-20得票数 0
1回答
我注意到下面的VHDL代码中有一个奇怪的锁存行为：
process (rd,addr) is
begin
if (rd)
case (addr) is
when '00' => dout(15 downto 0) <= in0(15 downto 0);
when '01' => dout(7 downto 0) <= in1(7 downto 0);
when others => dout <= (others => '
浏览 0提问于2016-09-17得票数 0
3回答
假设我有一个n位数组。我想对数组中的所有元素进行AND运算。类似于将每个元素布线到n位AND门。
如何在VHDL中实现这一点？
注意:我正在尝试使用可重用的VHDL代码，所以我希望避免像这样的硬编码
result <= array(0) and array(1) and array(2)....and array(n);
谢谢Oshara
浏览 6提问于2013-11-30得票数 7
我是VHDL的初学者。我想知道为什么在下面的code.and中存在一个周期的延迟，如何在verilog中同时避免it..at语句总是@(高级clk)没有任何延迟。如何在VHDL中进行同样的操作
library IEEE;
use IEEE.std_logic_1164.all;
-- entity
entity t_ff_s is
port ( T,S,CLK : in std_logic;
Q : out std_logic);
end t_ff_s;
-- entity
architecture my_t_ff_s of t_ff_s is
signal t_tmp : s
浏览 5提问于2015-02-04得票数 0
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我正在尝试使用VHDL对T触发器进行建模。
library ieee;
use ieee.std_logic_1164.all;
entity tff is
port (
clk: std_logic;
t: in bit;
q: out bit;
qbar: out bit);
end tff;
architecture tff_arch of tff is
begin
process(clk)
begin
if (clk = '1' and t = '1'
浏览 0提问于2011-10-27得票数 1
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我已经了解到，当S和R都是'0‘时，oscillate在下面的电路VHDL代码中只是'1’之后就会发生振荡。
这是SRLATCH的VHDL
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity SRLATCH_VHDL is
port(
S : in STD_LOGIC;
R : in STD_LOGIC;
Q : inout STD_LOGIC;
NOTQ: inout STD_LOGIC);
end SRLATCH_VHDL;
architecture Beha
浏览 0提问于2017-10-14得票数 4
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1回答
有人能帮我写VHDL代码，作为气泡排序的输入吗？
我已经将in_array声明为输入，它包含15个数组元素。我想把它们按降序排列。
in_array是输入数组。sorted_array是out数组。in_array_sig是in_array型信号
我在程序内部的陈述中遇到了问题。
下面是我的代码：
architecture behav of Bubblesort is
signal in_array_sig : bubble;
signal temp : std_logic_vector(3 downto 0);
signal i : integer := 0;
begin
浏览 14提问于2017-02-23得票数 1
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我试图找出这个简单的VHDL代码的问题。如果有人能帮我我会很感激的。PS:我尝试了没有条件块的代码，它可以工作:S !
*消息错误是: error (10500)：VHDL语法错误( Four_Bits_Adder.vhd(18) )，靠近文本"if"；；";“或标识符("if”是保留关键字)或“体系结构”*
4位加法码是:
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.numeric_std.all;
Use ieee.std_logic_unsigned.all;
entity Four_Bits_
浏览 2提问于2013-12-06得票数 0
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我的问题是关于以下代码的：
library ieee;
use ieee.std_logic_1164.all;
entity exam is port (
I,CLK,RESET : in std_logic;
Q : out std_logic
);
end entity;
architecture exam_arc of exam is
signal temp_sig : std_logic;
begin
process (CLK,RESET)
begin
if RESET = '1' then
浏览 0提问于2013-07-16得票数 1
回答已采纳
1回答
我是vhdl的初学者，对信号不太了解。
我的理解是，您可以分配信号值，如signal<='100'，但不必声明它。对吗？
另外，对于符号扩展ext_imme<=(31 downto 16=> imme(15)) & imme;，为什么这样做可以通过两次重复imme(15)将16位扩展到32位呢？
浏览 1提问于2016-03-31得票数 1
回答已采纳
1回答
我使用Modelsim命令行模拟并生成所有信号的WLF。语言是VHDL。
问题是，我在VHDL封装中定义了许多信号，但在仿真结束后，这些信号在WLF中不可用。
是否有任何命令或modelsim.ini需要修改以将包信号转储到WLF？
浏览 6提问于2015-06-18得票数 1
企图#1
overflow_next <= (op1_shifted(word_width - 1) = op2(word_width - 1)) and (result_var(word_width - 1) /= op2(word_width - 1));
错误(10327)：VHDL错误在alu.vhd(99)：无法确定操作符“=”的定义--找到了0种可能的定义
错误(10327)：VHDL错误在alu.vhd(99)：无法确定操作符“/=”的定义--找到了0种可能的定义
第二次尝试
overflow_next <= ((op1_shifted(word_width - 1)
浏览 8提问于2013-12-18得票数 1
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2回答
我正在用VHDL语言为CPLD设计一个简单的脉冲发生器。我有一系列简单的if语句，这些语句应该根据连接到模块的总线的输入状态来执行某些任务。
entity pulse_gen is
Port ( CLK : in STD_LOGIC;
pulse_sel_in : in STD_LOGIC_VECTOR (2 downto 0);
pulse_r : in STD_LOGIC;
pulse_s : inout STD_LOGIC);
end pulse_gen;
architecture Behavioral of pulse_gen is
浏览 2提问于2013-10-14得票数 0
回答已采纳
2回答
即使在网络上进行了广泛的研究之后，我也没有清楚地解释信号分配是如何发生在带有等待语句的vhdl测试平台上的。
谁能详细说明一下它是怎么工作的吗？
例如，在这个过程中，我有这样的事情：
wait until spi_sck = '1';
wait until spi_sck = '0';
tb_rx_bytes(7) <= spi_mosi;
如何确保tb_rx_byte分配发生？
更具体地说，我的问题是，最后一个tb_rx_bytes没有设置为spi_mosi赋值。
for j in 31 downto 0 loop
wait until spi_sc
浏览 3提问于2015-10-27得票数 1
我最近被告知，在VHDL合成过程中，所有(大多数)非预期锁存问题的解决方法是将任何有问题的信号记录在案。
这似乎有点太好了，不太真实，但我对VHDL没有那么丰富的经验，所以可能有其他的东西，我没有考虑。
我应该把我所有的信号都记录下来吗？
浏览 6提问于2013-09-09得票数 0
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1回答
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY sevenOut4Decoder is
PORT (
input : IN STD_LOGIC_VECTOR(3 DOWNTO 0); --! 4-bit binary input
display : OUT STD_LOGIC_VECTOR(0 TO 7) --! 7-signals to control led display
);
END ENTITY Deco;
ARCHITECTURE implementation OF Deco IS
BE
浏览 3提问于2022-03-13得票数 0
我用VHDL创建了一个有四个状态的有限状态机，但是我很难理解FSM生成的控制信号发生了什么。我原以为这些信号是动态生成的，而不需要将其存储在触发器中，但这种情况并没有发生--合成正在为所有这些信号创建触发器。
为了说明我的问题，我将把我的部分代码放在这里：
例如，这是我使用的一个寄存器：
-- register
signal register : STD_LOGIC_VECTOR (2 downto 0);
signal in_register : STD_LOGIC_VECTOR (2 downto 0);
signal c_register : STD_LOGIC;
--
-- regis
浏览 1提问于2014-12-14得票数 1
回答已采纳
我理解默认的信号分配在VHDL中是有用的(甚至是必要的)，以避免不完全分配和推断锁存。我无法发现变量是否也是必要的。
考虑一下这段代码：
test_sequencer : process(fpga_clock)
variable sequencer_count : unsigned(3 downto 0) := (others => '0');
begin
if rising_edge(fpga_clock) then
start_writing <= start_writing;
start_reading
浏览 0提问于2018-09-26得票数 4
回答已采纳
2回答
为什么我要用VHDL创建一个测试工作台/测试床？坐下来操纵模拟器中的信号，以确保VHDL代码的行为正确，难道不是很好吗？
浏览 2提问于2015-05-02得票数 2
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