下面的Systemverilog代码是一个单一的文件测试平台，它使用$fread将二进制文件读入内存，然后打印内存内容。二进制文件是16个字节，它的视图包含在下面(这就是我期望Systemverilog代码打印的)。
输出与我所期望的前6 (0-5)字节相匹配。Systemverilog规范1800-2012在21.3.4.4节中声明，读取二进制数据可以使用$fread读取二进制文件，并继续说明如何读取二进制文件。我相信这个例子是符合该节所述的。也许<
浏览 3提问于2020-07-20得票数 3
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我正在编写SystemVerilog，我想模仿标准输入和标准输出。我只能使用文件，因为环境中不支持普通的stdin和stdout。我想使用命名管道来模拟stdin和stdout。我了解如何使用mkpipe创建to_sv和from_sv文件，以及如何在SystemVerilog中打开和使用它们。通过使用"cat > to_sv“，我可以向SystemVerilog模拟输出字符串。但这也会输出我在shell中输入的内容。我输入的任何内容都会直接输出到"to_sv"，而写入"from
浏览 5提问于2011-07-07得票数 0
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我正在使用ModelSim并实现一个ALU。这是分配部分： (op_i == sub ) ? scr1-scr0: (op_i == shift_r) ? {scr0[0],cin,scr0[15:1]}:
(op_i == ar_shift_r) ? {sc
浏览 3提问于2014-09-26得票数 0
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我正在尝试使用VPI从C访问Systemverilog关联数组。如果键已经存在，我可以使用以下代码将值写入到键的数组元素中。类似地，我还希望使用VPI将一个值推送到Systemverilog队列。如何使用VPI实现push_back(val)方法？
浏览 138提问于2018-08-09得票数 0
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但是，我想编写它，以便如果有错误，它将保存二进制数字，在输入和输出之间存在不匹配。在C++中，我会创建一个数组，并将它与检测到不匹配的二进制数字一起动态分配(因为我们不知道如果设计有问题，会有多少错配)。我知道我会在增加j的条件中写入数组，但我不知道如何在Verilog中创建用于此目的的数组。另外，我听说SystemVerilog更适合于验证，所以也许SystemVerilog中有什么东西可以用来完成这个任务呢？我还没有真
浏览 1提问于2021-09-24得票数 1
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我在UVM SV测试台中使用邮箱，在尝试写入邮箱时遇到了一些问题。数据一直到达writetrans(*)函数，最终即使邮箱中有空间，它也无法写入。
浏览 1提问于2014-04-12得票数 0
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在我的模拟中执行$finish之前，我想清除一个文件缓冲区。我可以使用文件刷新命令吗？或者我必须简单地使用$fclose？我意识到在这个场景中我可以关闭这个文件，但是我想知道是否有一个用于将来使用的刷新命令。
浏览 1提问于2011-03-25得票数 4
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在约西的手册里我读过
-sv2005 -sv2009 -sv2012C.113 read_verilog -从Verilog文件读取模块
这里有简明扼要的规范吗？如果没有，指导方针是什么？哪个Verilog和哪个SystemVerilo
浏览 4提问于2019-12-19得票数 1
我希望能够通过管道将信息从System Verilog testbench传递到c++程序。有没有办法实现这一点。
浏览 1提问于2019-04-20得票数 0
你能举一个大而复杂的SystemVerilog约束的例子吗？越大越好，最好是现实的。也许一些地址计算也依赖于其他一些变量。我正在评估将我们的IP转换为使用SystemVerilog约束，我的管理层想看看创建/理解SystemVerilog约束有多容易/多难。
浏览 0提问于2012-10-31得票数 2
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假设我有一个特定的字节缓冲区和这个缓冲区的写指针，如下所示：reg[$clog2(N+1)-1:0] wptr;现在，假设我的输入数据也是一个字节块，如下所示：其中M < N。mybuffer[wptr +: M] = indata;然而，这似乎不是一种非常干净的方法来解决这个问题，并导致使
浏览 6提问于2020-06-30得票数 0
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0.8; FFT_in[10] = 0.1; //for(i=0;i<size;i++)
$display("Exiting from SystemVerilogInitial
浏览 0提问于2013-08-06得票数 2
我试图在SystemVerilog源代码中声明一个动态数组，但得到的错误如下：
我使用的工具是ModelSim。
浏览 1提问于2015-04-16得票数 0
我希望能够编写这样的代码： .. systemverilog code here.`endif
但是SystemVerilog参考手册似乎并没有引用任何这样的标准预定义常量。这似乎是一个疏忽--有没有一种简单的方法来完成我想要做的事情？
浏览 0提问于2013-03-06得票数 0
我正在使用v10的Icarus，Windows8.1，并且在编译一维数组时遇到了困难，例如： 0, 21840, 43680,};localparam [1:0] B[0:5][0:2] = { {2'b10, 2'b00, 2'b01},
{2'b10, 2'b01, 2'b0
浏览 3提问于2017-06-02得票数 1
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现在我正在尝试实现systemverilog教程，
特别是，我指的是SystemVerilog的开关教程。有人知道如何从SystemVerilog中的有序端口列表更改为命名有序端口列表吗？
浏览 7提问于2016-02-22得票数 1
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begin ram[a] <= di; assign do = ram[a]; 现在假设我们已经将有效数据写入
浏览 0提问于2017-07-08得票数 1
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我正在尝试在OSX Yosemite (10.10.3)上为Systemverilog运行一些测试平台。据我所知，我能使用的免费模拟器只有Verilator和Icarus，前者不能处理测试台，后者显然只能处理“非常少”的SystemVerilog。有没有可以在mac上用来运行SystemVerilog测试平台的？
浏览 0提问于2015-06-05得票数 0
在执行以下SystemVerilog代码时(编译并使用Questa运行)$display("%b %b %b", test, test ==8'b00000000 == 0, 8'b00000000 == '0);11111111 1 100000000 1 1
我的问题是关于第二输出行的第二个数字:二进制
浏览 1提问于2017-04-12得票数 4
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