什么是对齐/未对齐的AXI传输
对齐/未对齐的AXI传输是指在AXI总线上进行数据传输时，数据的起始地址是否与数据的大小对齐。
对齐的AXI传输是指数据的起始地址与数据的大小完全对齐。例如，如果数据的大小为4字节，那么对齐的传输要求数据的起始地址必须是4的倍数。这样可以保证数据在传输过程中不会跨越地址边界，提高数据传输的效率。
未对齐的AXI传输是指数据的起始地址与数据的大小不完全对齐。例如，如果数据的大小为4字节，但起始地址不是4的倍数，那么就会发生未对齐的传输。这种情况下，数据可能会跨越地址边界，导致传输效率降低。
对齐的AXI传输具有以下优势：
- 提高数据传输效率：对齐的传输可以保证数据在传输过程中不会跨越地址边界，减少传输的次数，提高传输效率。
- 简化硬件设计：对齐的传输可以简化硬件设计，减少对数据对齐的处理逻辑。
对齐/未对齐的AXI传输在各种应用场景中都有应用，例如：
- 高性能计算：在高性能计算领域，对齐的传输可以提高数据传输效率，加快计算速度。
- 图像/视频处理：在图像/视频处理中，对齐的传输可以提高数据传输效率，加快图像/视频的处理速度。
- 数据库访问：在数据库访问中，对齐的传输可以提高数据传输效率，加快数据库的读写速度。
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1回答
在AXI通道中，在单个脉冲串中的数据传输被称为节拍。
尺寸2:0-否。在一个节拍中要传输的字节数。但这里实际总线大小=2^size
例如：-如果大小=100(二进制)总线大小=2^4= 16。
我也有byte_count15:0 --完全没有。在整个传输中要传输的字节数。
现在我有了如何计算突发长度和no的问题。要发布的脉冲串。突发长度为否。在一次脉冲中传输的节拍。这些公式是
不是的。节拍数= byte_count /大小
不是的。要发出的脉冲串数量=否。节拍数/ 16
16 -因为在1个AXI脉冲中，你最多只能有16个节拍。
我正在用verilog编写代码。这是针对AXI主机的，不支持未对齐
浏览 1提问于2011-03-29得票数 0
我目前正在编写一个AXI4母版，它应该也支持AXI4 Lite (AXI4L)。
我的AXI4主机正在接收来自16位接口的数据.这是在XilinxSpartan6FPGA上，我计划使用EDK AXI4互连IP，它的最小WDATA宽度为32位。
起初，我想使用窄突发，即AWSIZE = x"01“(传输中的两个字节)。但是，我发现Xilinx的状态“支持窄脉冲串，但.不推荐。”未对齐的事务应该被支持。
这让我想到。假设我开始了一个未对齐的爆发：
AWLEN = x"01“(2拍)
AWSIZE = x"02“(传输中的4个字节)
并采取以下行动：
AX (
浏览 2提问于2015-05-21得票数 1
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为什么在AXI lite协议中没有tlast端口？
AXI lite主要由AXI流协议组成，但在AXI lite中没有tlast端口。有人能证明在AXI-lite中没有包含tlast端口的原因是什么吗？
浏览 3提问于2018-06-30得票数 0
1回答
我需要与基于AXI突发接口的FPGA设备通信.有什么方法可以在不涉及DMA的情况下通过Linux访问这样的设备？突发是AXI标准的固有属性，通常在传输大量数据时会自动触发。更大的问题是FPGA的设计使其只对AXI总线上的突发类型请求作出响应。因此，当应用程序尝试顺序复制时，这会在Linux上引起严重的问题。P.S.我已经试过memcpy了但不起作用。
浏览 0提问于2014-01-22得票数 2
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我正试图通过mmap优化通过pcie读取数据。我们有一些工具允许在当时从PCIe通信中读取/写入一个单词，但我希望在一个请求中获得/编写尽可能多的单词。
我的项目使用PCIe Gen3和AXI桥(2个PCIe条)。
我可以成功地从总线中读取任何单词，但是在请求数据时我注意到了一个模式：
请求数据地址0: AXI主请求地址为4个数据地址，初始地址为0请求数据中的地址0和1: 2个AXI请求:第一个请求与上面的请求类似，后面是读取请求的3个数据地址，初始地址为1请求数据从地址0到2: 3 AXI请求:前两个与前两个类似，后面是读取请求的2个数据地址，初始addr为2。
这种模式一直延续到addr是
浏览 5提问于2020-07-30得票数 0
我需要与基于AXI-burst接口的FPGA设备通信。有什么方法可以在不涉及DMA的情况下通过Linux访问这样的设备？猝发是AXI标准的固有属性，通常应在传输大量数据时自动触发。更大的问题是，FPGA被设计成只响应AXI总线上的突发请求。因此，当应用程序尝试顺序复制时，这会在Linux上导致严重的问题。我已经尝试过memcpy，但它不起作用。
浏览 5提问于2014-03-13得票数 5
考虑一个简单的系统，PS (处理器系统)启用了AXI3主控，连接到AXI4互连，连接到可以访问BRAM内存的BRAM控制器。 ? 轴向窄爆发是什么意思？我如何定义或考虑什么是窄脉冲？我能控制我是否想要窄脉冲吗？ ?
浏览 28提问于2018-12-26得票数 5
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我正在上一门嵌入式系统的入门课，我很难理解对齐内存和非对齐内存的概念。
我们主要使用汇编级编程。
好的，这是我目前所理解的: Aligned用于指定汇编程序将使用的指令，所有数据都具有相同的长度。其全字长、半字长或双字长。
未对齐意味着数据未定义为任何特定长度。
这是正确的吗？未对齐与对齐的意义是什么？什么时候一个人会从使用一个与另一个相比受益？
我为这个新手问题道歉。
浏览 1提问于2013-03-25得票数 3
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3回答
如何从AXI4总线读取大量数据？
、、、、
我在一个合子板上建了东西，所以用Zynq设备。
我想从CPU写入主内存，然后用FPGA从它读取，以便将CPU结果写入另一个设备。
我很确定我需要使用AXI总线来完成这个任务，但是我无法找到解决这个问题的最佳方法。我是否：
我自己做一个完整的AXI外围？想必是将请求读入主内存，然后完成请求的主程序。我发现很难找到关于如何实际制作AXI外围设备的资源，我将从哪里开始寻找简单的解释。
使用一个Xilinx核为我处理AXI总线，但其中有相当多的，我不确定哪一个最好使用。
无论它是什么，它需要是快速的，它需要能够从我的板上的DDR内存进行大的读取。该内存也需要由CPU写入。
谢谢!
浏览 8提问于2016-04-16得票数 0
3回答
结构填充
、
我试图理解为什么结构填充是memcmp不能比较结构的原因。关于结构填充，我不理解的一件小事是……为什么“a short be 2 byte aligned"或"a long be 4 byte aligned"。我理解这是因为它们的大小，但为什么它们不能出现在任何字节边界？
或者换句话说"why is 0x10004566 not a valid location for a long variable but 0x10004568 is?"
浏览 0提问于2012-01-18得票数 2
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我正试图在信号in上做一个右移，算术(保持符号)。
当我将值in[0]设置为16'hbb00时，我希望在对其进行签名后，in_sign_extend[0]将是16'hf760。但是，我注意到我在in_sign_extend[0]上看到的实际结果是16'h0680。
localparam CHANNELS = 8;
localparam AXI_M_DATA_WIDTH = 32;
logic signed [0:CHANNELS-1] [AXI_M_DATA_WIDTH/2-1:0] in;
logic signed [0:CHANNELS-1] [AXI
浏览 16提问于2022-03-15得票数 1
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在armV8中运行strh r1, [r2]时，我收到对齐中止，DFSR值为0x801。这是我所期望的，因为r2的值为0x10074d33，并且它不是半字对齐的。
但是，当我清除SCTLR.A (对齐校验位)时，我仍然收到对齐中止！我是否应该在other中的其他位置更改一些其他位，以禁用对齐检查？
浏览 0提问于2016-05-31得票数 1
下面是Xilinx示例中的代码。我不明白这是干什么用的？
正如我所看到的，pulse_d2只是在s_axi_resetn下降的边缘。
用这种方法检测下坠边缘的原因是什么？
为什么不使用事件，比如"if ( s_axi_resetn‘’event and s_axi_resetn= '0')“？
process(s_axi_clk)
begin
if (s_axi_clk'event and s_axi_clk = '1') then
if (s_axi_resetn = '0') then
浏览 0提问于2017-06-22得票数 1
我正在ZYNQ 7000 SoC上开发一个布尔数据记录器。记录器从GPIO获取一个布尔输入，并记录输入的值和翻转所需的时间。
我使用32位寄存器作为日志条目，MSB位是布尔值.30:0位是一个无符号整数，它记录最后两个翻转之间的时间。记录器应该像下面的图片那样工作。
这是我在Verilog中实现的记录器。要从处理器读取记录的数据，我使用vivado生成的AXI从接口，并在AXI模块中内联我的记录器。
module BoolLogger_AXI #(
parameter BufferDepth = 512
)(
input wire data_in, // boolea
浏览 8提问于2022-06-16得票数 0
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背景：
我想要做的是能够在Zynq 7000上从我的ARM处理器写到BRAM。
为此，我有以下组件：
-M_AXI_GP0 on PS7 connects to S_AXI_LITE on axi_cdma_0 through an AXI Interconnect
-cdma_introut on axi_cdma_0 connects to IRQ_F2P on PS7 through sys_concat, input 11. This means that this maps to Interrupt 87 on PS7.
-M_AXI on axi_cdma_0 connects
浏览 2提问于2016-08-10得票数 2
我有一个完整的AXI接口和一个精简的AXI接口，如下所示：
interface axi_full ();
logic [63:0] wdata;
logic . wid;
logic wcredit;
endinterface
interface axi_lite();
logic [63:0] wdata;
logic wcredit;
endinterface
有没有一种方法，我可以只使用一个带有参数精简的接口，而不是两个单独的接口？唯一的区别是在AXI lite的情况下没有wid。
interface axi #(bit Lite = 1'b0)
浏览 0提问于2020-01-22得票数 0
当BRAM支持AXI接口时，为什么有人需要使用AXI BRAM控制器IP？
详细信息: Xilnx提供AXI BRAM控制器IP，它允许连接到BRAM存储器1或2。作为输入具有AXI或AXI-lite。
所以我的问题是当有人需要使用这个IP时，当原始的BRAM IP支持AXI输入接口时
浏览 3提问于2018-08-03得票数 1
2回答
Aim：Rebin一个现有的映像(FITS文件)，并将新条目写入一个新的重新绑定的映像(也是一个FITS文件)。
问题：重新绑定的FITS文件和原始的FITS文件似乎有不匹配的协调(图显示在问题的后面)。
process ：我将简要描述我的过程，以提供更多的信息。第一步是读取现有的fits文件并定义numpy数组。
from math import *
import numpy as np
import matplotlib.pyplot as plt
from astropy.visualization import astropy_mpl_style
from astropy.io i
浏览 1提问于2021-01-23得票数 2
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我在vivado.Even上使用AXI IIC总线IP核，如果我将相应的数据写入寄存器，则sda数据线没有变化。这是ip核的寄存器。
编程顺序如下所示。
似乎我只需要完成第一步和第二步，我可以看到SDA上的变化的波形这里是一个top.v (这不是我最初的参考资料，来自)
module i2c_channel #(
parameter CHANNEL_OUTPUT_WIDTH = 16
)(
input clk,
input
浏览 4提问于2018-05-29得票数 0
下面的代码应该从DDR读取一个值，递减它，将结果写回相同的地址，然后读取下一个值，重复256次。 相反，在第一次运行时，它会递减前两个值(axi_ddr和1)，而在连续运行时，它只会递减第一个值(axi_ddr)。 #include "ap_cint.h"
#include <stdio.h>
#include "string.h"
void hls_test(volatile int256 axi_ddr[256], uint32 *axi_lite_status_control){
#pragma HLS INTERFACE s_ax
浏览 28提问于2021-01-04得票数 0
我编写了axi4_stream测试环境。它的工作很好，但是现在我需要用继承了以前的项目的seq_item来测试设计。这些项覆盖convert2string和do_compare函数。
我想用seq_items参数化所有的seq_items类，但是在尝试这样做的几个小时内，我得出结论，这只是一个痛苦，我需要从不同的方向去挖掘。
这里是我的类的原型
原件：
class axi4_s_seq_item extends uvm_sequence_item;
class axi4_s_sequence extends uvm_sequence#(axi4_s_seq_item);
class axi4_
浏览 1提问于2019-05-24得票数 0
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在我的VHDL中，我有一个APB从机的toplevel接口和一个AXI主端口，然后我将这些接口标记为Xilinx接口，以便vivado知道如何在Vivado的块设计器GUI中将它们组合在一起。下面是代码：
library ieee;
use ieee.std_logic_1164.all;
entity rtl_top is
port(
-- Clocks
axi_aclk :in std_logic;
axi_arst_n :in std_logic;
--
浏览 0提问于2019-06-07得票数 1
1回答
我设法用cocotb读取通用模块值，没有问题。但如果我写不出来。
我的VHDL通用语言是：
...
generic (
...
C_M00_AXI_BURST_LEN : integer := 16;
...
)
我可以在茧里读到：
self.dut.log.info("C_M00_AXI_BURST_LEN 0x{:x}".format(
int(self.dut.c_m00_axi_burst_len)))
但如果我想改变它
self.dut.c_m00_axi_burst_len = 32
我得到了这个
浏览 11提问于2017-05-18得票数 3
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我想连接AXI流母版到流Fifo。我只需要有效载荷，有效的和现成的信号。其思想是用数据加载FIFO，并通过AXI流将其推送到逻辑的其他部分。
简单的例子：
case class AxiWithFifo() extends Component {
val io = new Bundle {
val axis_s = slave(
Axi4Stream(Axi4StreamConfig(dataWidth = 32))
)
val axis_m = master(
Axi4Stream(Axi4StreamConfig(dataWidth =
浏览 2提问于2022-07-08得票数 0
1回答
最近，我已经从Specman/e过渡到SystemVerilog，我正在努力克服SystemVerilog中数组方法的局限性。我有一个类对象数组，它们本身在每个类对象中都有一个类对象数组。我想检查数组是否有一个项，它的子数组有一个具有特定值的项。在斯佩克曼一书中，这很简单：
struct axi_beat_s {
addr : int;
};
struct axi_trans_s {
beat_list : list of axi_beat_s;
};
var axi_trans_list : list of axi_trans_s;
//Populate axi_trans_
浏览 5提问于2021-12-14得票数 0
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我试图编程一个IIC主接收器的重复启动。将设备地址写入TX_FIFO s_axi_bvalid之后，s_axi_wready和s_axi_awready是'X‘。我不确定发生了什么。我已经附上了我的计时图。谢谢你的帮助。
测试下的设计
module i2c_channel #(
parameter CHANNEL_OUTPUT_WIDTH = 16
)(
input clk,
input
浏览 4提问于2015-11-30得票数 1
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假设我在主端口有一个带AXI总线的DUT (例如l2缓存)，我创建了一个从sequence_item扩展的类AXI_transfer，100个有趣的测试场景序列和一个uvm驱动程序。目前，DUT的总线协议已由AXI协议转变为AHB协议。需要修改的测试平台组件是sequence_item和驱动程序(因为它们是协议相关的)。现在，我不喜欢为AHB重新开发序列，因为它们是事务级别的场景。相反，我希望重用所有与AXI_transfer项相关的序列。最好的方法是什么？
我的想法是定义一个从sequence_item扩展的base_transfer，并从此base_transfer扩展AXI_transf
浏览 0提问于2019-02-07得票数 1
我在Xilinx Zed板上有一个Zynq和Microblaze的块设计。
我希望microblaze能够访问与PS中的arm报警器共享的DDR内存。我的microblaze使用缓存。microblaze M_AXI_DC上有两个AXI端口，M_AXI_IC需要连接才能访问PS内存。
microblaze端口是AXI4，Zynq使用AXI3。如何连接M_AXI_DC，M_AXI_IC？
2.1。用于IC和DC端口的共享智能互连？
mb M\_AXI\_DC, M\_AXI\_IC <-smart interconnect-> S\_AXI\_HP0
或
2.2
浏览 4提问于2019-02-16得票数 1
计算机系统:程序员的观点
无论数据对齐与否，x86-64硬件都将正确工作。然而，Intel建议对数据进行调整以提高内存系统的性能。它们的对齐规则基于这样的原则，即任何K字节的原始对象都必须有一个地址，该地址是K.的倍数，我们可以看到该规则导致以下对齐：
K类型1字符2短4 int，浮动8长，双字符，字符*
为什么“任何K字节的原始对象都必须有一个地址是K的倍数”？
“对齐”是如何定义的，或者它意味着什么？
在x86-64机器上，
如果一个对象有K个字节(例如K=2 (例如短)或K=4 (例如int或float))，“K字节的任何原始对象都必须有一个地址是K的倍数”意味着这样的对象必
浏览 0提问于2018-10-27得票数 1
我正在分析一个VIP，发现其中有以下几行：
topic class member;
从来没有见过这样的结构。有人能解释一下“话题”是什么意思吗？
代码如下：
/*
topic: AXI4STREAM VIP Package
The package is systemverilog package for XILINX AXI4STREAM Verification Component IP, it includes all the classes,enums,
typedefs etc. XILINX AXI4STREAM Verificat
浏览 9提问于2018-07-06得票数 0
我使用IO()的suggestName应用程序接口，例如
class TestModule extends MultiIOModule{
val AXI = IO(new AXIWriteIO(32,32,4)).suggestName("axi")
val S_AXI = IO(Flipped(new AXIWriteIO(32,32,4)))
AXI.AW.suggestName("aw")
AXI <> S_AXI
}
它适用于"axi“部分，但不适用于”aw.“部分。
suggestName在bundle defin
浏览 13提问于2020-02-06得票数 4
1回答
在我的项目中，数据是从自定义IP写入BRAM (通过块Ram IP生成器生成)。然后，我使用AXI BRAM控制器将内存与AXI总线连接起来，并使ARM上的Linux可以访问它。
控制器的基本地址是0x4200_0000，其范围为8K (最高可达0x4200_1FFF)。存储器也有8K的位置，每个位置的宽度为32位。
为了确保访问问题不在我的自定义IP中生成的数据中，我只需对8K地址中的每个地址(因此地址1包含0x01等，最多为0x1fff)编号就可以初始化内存。
当试图从Linux读取这些值时，问题就出现了。在命令行上使用devmem 0x42000001返回0x04000000，如下所示：
浏览 2提问于2018-11-12得票数 0
2回答
我看到了这个页面的，虽然我从来没有实际的任何结构，我想学习更多，以便当/如果我也需要-我可以。
上面写着：
x86或ARM处理器上的基本C数据类型的存储通常不会从内存中的任意字节地址开始。相反，除char以外的每种类型都有对齐的要求；字符可以在任何字节地址上开始，但是2字节的短路必须从偶数地址开始，4字节的ints或浮动必须从可被4除的地址开始，8字节的长或双必须从可被8整除的地址开始。签名或无符号没有区别。
这是否意味着所有32位处理器(x86、ARM、AVR32、PIC32、.)有这个对齐的要求吗？16位处理器呢？
如果不是，而且是特定于设备的，我在哪里可以找到这些信息？我试图通过
浏览 6提问于2016-04-27得票数 0
1回答
我得到了顶层模块，包括在testbench文件中实例化的子模块。子模块本身是相当免费的，因此，当我测试顶部模块时，我只需要介绍几个信号和跟踪少数输出，但顶部模块有许多其他端口。
我可以为这些引脚提供一些“默认”/“未定义”信号(和接收器)(不考虑它们的大小、类型)吗？
我现在解决这个问题的方法有两种，要么取出子模块来测试它(嗯，但我想在顶层模块中测试它)，要么为输入编写适当的“零”输入，然后为输出引入信号(也是大量的工作)。
使用VHDL与Vivado 2015
好吧，这是测试台
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.numer
浏览 0提问于2016-03-23得票数 0
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1回答
我正在尝试使用Xilinx中的IP打包工具来创建一个带有AXI-Lite接口的协处理器，并将其用于我的数字系统工程类的Zynq SoC设计中。协处理器是一台GCD计算器，我们已经开发了它，作为以前任务的一部分。我遵循教官的指示从GCD计算器中创建IP，我们松散地遵循了教程4A从PDF定位的创建AXI接口( I/O声明显然被修改以容纳GCD计算器)。我有一个名为“data”的数据总线，它运行于AXI IP和GCD，用于向计算器发送值。但是，当我试图合成设计时，会出现以下错误：
[Synth 8-685] variable 'data' should not be used in
浏览 1提问于2016-04-18得票数 2
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2回答
我有一个Python脚本，它绘制了一个图像矩阵，每个图像都是从磁盘读取的，并且是100×100像素。目前的结果是：
我不知道Python为什么在每一行之间增加垂直间距。我尝试为plt.subplots设置几个参数。呈现代码如下：
fig, axs = plt.subplots(
gridRows, gridCols, sharex=True, sharey=False, constrained_layout={'w_pad': 0, 'h_pad': 0, 'wspace': 0, 'hspace': 0}, figsi
浏览 17提问于2022-05-10得票数 0
1回答
我大部分时间都在verilog工作，我最喜欢的编辑是emacs。
我喜欢vi (vim)中的一个特性，但我不知道如何在emacs中实现它
我想做一个准确的单词搜索，例如，假设我有这篇文章：
1. wire axi_bvalid = bvalid;
2. wire axi_bready; // assigned later
3. assign axi_cross_fifo_pop = axi_bvalid & axi_bready
4. wire
浏览 4提问于2015-05-19得票数 13
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1回答
我无法理解这段代码中的axis是什么。如果我们不放弃这个呢
fig , ax = plt.subplots(6, 10)
for i,axi in enumerate(ax.flat):
axi.imshow(negative_patches[500 * i], cmap='gray')
axi.axis('off')
浏览 0提问于2020-04-28得票数 0
1回答
我正在使用Vivado 2015.3和一个Zybo板，我试图实现一个非常简单的AXI，它接收来自PS的一个字符并返回相同的值+1。
我刚从planahead上切换过来，在planahead上，为IP生成的vhdl文件非常简单(在我看来)，现在我找不到任何有用的教程了。
我的问题是，在2生成的vhdl文件(my_ip__v1__S00_AXI和my_ip__v1_0)中，应该添加"+1“吗？
谢谢:)
my_ip__v1__S00_AXI.vhd :
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
浏览 7提问于2015-12-08得票数 1
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在我的一个测试中，我有以下run_phase任务：
//run_phase
task run_phase(uvm_phase phase);
tx_big_sml_diff_sequence tx_seq_i;
axi_config_reg_sequence axi_seq_i;
phase.raise_objection(.obj(this));
for (int i = 2; i <= 9; i++) begin
tx_seq_i = tx_big_sml_diff_sequence::typ
浏览 2提问于2017-03-01得票数 0
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1回答
我正在尝试将Vivado AXI验证IP设置为仅接收写入事务的从代理...当我尝试将vivado提供的示例中的代码复制到我自己的项目中时，我得到的是一个错误，即没有找到包。见下文。
ERROR: [VRFC 10-2989] 'ex_sim_axi_vip_slv_0_pkg' is not declared [C:/Users/vivado_hater/Documents/fpga/pcie_root/tb/tb_vip_ctrl.sv:4]
INFO: [VRFC 10-311] analyzing module tb_vip_ctrl
// Module to Contr
浏览 11提问于2020-09-24得票数 0
使用linux find命令，如何匹配路径中包含字符串'/ip/axi_pcie_0/‘的任何子目录？ 示例查找输出： ./rtl/vlog/project_1/project_1.srcs/sources_1/ip/axi_pcie_0
./rtl/vlog/vivado.2020.a02/vivado.2020.a02.srcs/sources_1/ip/axi_pcie_0
./rtl/vlog/vivado.2020.a02/vivado.2020.a02.srcs/sources_1/ip/axi_pcie_0/axi_pcie_0
./rtl/vlog/vivado.20
浏览 26提问于2020-11-21得票数 0
我一直找不到答案，可能是因为我无法对所涉及的过程提出足够具体的术语。
我使用Vitis HLS来综合设计，其中一个调用的主要功能是一个时钟周期长，当然是流水线的。这几乎适用于我们所有的案子。如果这是不可能的(例如，对于需要保证某些延迟/管道深度的组件)，则使用verilog。
其目的是通过DMA将数据传输到Zynq-7000的内存，然后发出中断，让PS知道DMA传输已经完成。
假设我有一个Vitis HLS项目，其中PS可以使用(信号上的一个上升边缘)到我的组件的uint32s接口启动DMA传输，如下所示：
#include <cstdint>
void Example
(
浏览 21提问于2022-06-15得票数 4
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我在维瓦多做一个设计。我的顶层设计是一个框图。该框图有IP块和我的Verilog RTL模块。每当我更改我的主模块和Verilog更新方框图时，它总是错误地推断我的模块的时钟频率。，我怎样才能解决这个问题？
这个问题令人恼火，问它破坏了我的设计。设计中的所有其他AXI总线都正确地使用了10 the，但是每当我更改main并更新框图时，Vivado决定main的AXI总线位于100 the。只要时钟不匹配，我就无法构建。我可以手动更新方框图中块属性中的频率，但是每次我更新main (因为它是我的主模块)时，这些更改都会被删除。
我尝试为每个AXI总线添加一个专用时钟和重置(尽管它们都连接到同一个
浏览 0提问于2018-02-26得票数 4
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2回答
在Xilinx Vivado中，我想通过一个"AXI虚拟FIFO控制器“来缓冲8个独立的AXI流。据我所知，这8个流必须首先使用"AXI4-Stream switch“多路复用成一个流，然后使用第二个"AXI4-Stream switch”解复用。 多路分解开关"axis_switch_0“使用"tdest”信号来确定将每个传输发送到哪个Mxx_AXIS接口。"tdest“信号通过"AXI虚拟FIFO控制器”。 但是我不知道如何让多路复用开关"axis_switch_1“根据每个传输来自哪个Sxx_AXIS接口产生"td
浏览 281提问于2020-01-31得票数 0
1回答
从我前面的问题()开始，在创建the结构之后，我尝试从5个不同的通道信号声明( structs)中形成一个接口。
结构的形式是：
typedef struct {
struct {
logic [1:0] a;
logic [2:0] b;
} in;
struct {
logic [4:0] d;
} out;
} axi_X_ch;
然后，我尝试了以下代码：
interface axi_interface ();
//as = axi slave
axi_X_ch as_X
浏览 1提问于2014-10-10得票数 3
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我在系统生成器中有一个图像处理的示例设计，它有一个输入图像和一个输出图像。我想通过AXI流接口发送数据，并将其作为IP核导出到Vivado IP集成器，并使用DMA和SDK中的软件进一步开发设计。
首先，在我的设计中可以有AXI流接口吗？如果是，我如何实现它？有人能帮我吗？
提前谢谢。(我在这里附上了示例的图像)
浏览 3提问于2017-02-01得票数 2
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