很抱歉，我不得不改变问题，因为我发现我之前给出的例子非常模糊。所以我写了下面的代码，目的是获取二进制数"a“的最后7位数字。然后将它们以二进制形式显示到控制台。但是我失败了，得到了x的输出。module mainBtF; //first moduleopcodeF opF(opcode, a);begin $display("opcode=%
浏览 16提问于2020-07-06得票数 0
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我试图使用一个参数(参数 COUNTER_WIDTH)来定义计数器的宽度，但是很难这样做。一位同事为我修正了代码，它现在确实起作用了，但是我想了解一些事情，这样我才能理解到底发生了什么。input wire CE, );
看起来参
浏览 0提问于2019-11-22得票数 3
我定义了这样一个参数变量，并实例化了一个寄存器模块： .clock(clk), .enable(enb), .regOut(outp)例如，我想定义"in“变量(模块的第四个输入)。reg [regSize - 1: 0] in = (regSize)'
浏览 0提问于2018-03-24得票数 0
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半Adder： inputa,b; xor(carry,a,b);试验台：reg a,b</
浏览 2提问于2013-09-30得票数 0
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这是我的模块：Synth8-3936发现内部没有连接的寄存器'polynomial_reg‘，它被从'2’到'1‘位。”的锁存器
Synth8-3332顺序元素(data_out_
浏览 3提问于2017-05-27得票数 0
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这是我第一次用verilog编程，我很难弄清楚我的代码到底出了什么问题。我需要在行为代码中设计一个简单的ALU。在同一个项目中，在单独的.v文件中有以下模块(非常肯定这是行为的？)：
module adder3bit( sum, co, a,
浏览 3提问于2016-10-06得票数 0
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在参数覆盖期间，参数my_secret将被2.3.4.5覆盖。测试工作台： reg CLK; reg [4:0] a; reg [5:0] count;wire [6:0] sum;
initi
浏览 1提问于2015-08-25得票数 1
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我想把一个verilog程序拆分到一个模块中，这个模块将被从顶部调用。这是一个显示输出和每一位的计数器。module file1(output reg b3, output reg b1,output reg[3:0]y);
endmodule
这就是我如何将程
浏览 1提问于2017-04-24得票数 0
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我是Verilog的新手，我遇到了一个问题。我不知道我做错了什么。我有两个模块(A和B)。模块B进行一些处理，并将值放入寄存器“Data”中，该寄存器“Data”是模块B的输出，并充当模块A的输入。模块A比较数据中的值，并发送信号以重置模块B中的寄存器“Data”。在
浏览 10提问于2017-03-16得票数 1
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在模块A中，我尝试使用模块B的输出作为另一个模块C的输入。本质上，这是一个"go“开关，在满足特定条件后在模块B中翻转，然后这应该是模块C激活的触发器。可以像这样链接输出和输入吗？我一直在到处阅读，发现特别有帮助--然而，我不太理解nets的概念，也不太了解它们是否有用。将模块B<e
浏览 2提问于2013-10-12得票数 0
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我正在用Verilog编写一个使用参数的模块。稍后，我需要使用不同的参数在我的项目中实现几次，因此，我不想将几个模块作为输入传递，尽管它们是在编译中指定的。我认为这可以在VHDL中完成，所以我想它也可以在Verilog中完成，尽管我什么都找不到。
浏览 2提问于2016-02-22得票数 0
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在行为建模中实现Verilog代码时，我们使用reg作为输出。但是，当我不得不使用模块实例化并使用电线连接它时，它在实现时显示了一个错误。还有其他方法可以使用模块实例化来连接不同模块实例的输出来实现组合逻辑，因为将前一个模型的reg输出连接到线路是非法的吗？请注意，我必须应用行为建模，因此不允许赋值语句。这是一个将两个半加法器连接到一个全加器<e
浏览 4提问于2021-10-06得票数 0
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在Verilog中，您可以简单地使用模块语法创建一个模块。如何创建多个模块并从另一个模块调用一个模块？我有以下模块，这是我的主要模块： input [15:0] SW; /&#
浏览 3提问于2013-12-03得票数 2
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.romouta(romoutawire), .romaddra(romaddra),在这个顶部模块中，从vga模块中获取romaddra值，将其传递给rom_instance，然后获取romouta值并将其返回给vga模块。但是在所有的例子中，我都得到了这样的错误。output reg [14:0] romaddra;
在rom verilog<e
浏览 3提问于2013-01-04得票数 0
我想在Verilog中创建一个模块，它必须在端口中得到一个32位宽的寄存器变量。此变量将用于计数时钟周期。然后，该模块将在另一个模块中实例化。例如:当我修复计数器的值时，这个模块必须从这个值开始计数。 reg [31:0] counter;
always
浏览 0提问于2014-12-26得票数 0
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我试图在Verilog中实现一个非常简单的Mealy状态机。我已经用case和if语句做了这件事，但为了清晰起见，我希望能够使用2D数组作为转换表。C = 2'b10, D = 2'b11; // transition table
// current state我使用EPWave和EDAPlayground和I
浏览 1提问于2021-08-21得票数 0
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模块register_unit( data_out，data_in，load，clk，rst)；参数word_size=8；输出字大小-1:0 data_out；输入字大小-1:0 data_in；输入加载模块
“包括"register_unit.v”模块test_bench()；参数word_size=8；reg clk，rst，load；reg word_size-1:0 data_in结束起始rst=0；data_out=8'<
浏览 2提问于2017-03-07得票数 0
我想知道是否有可能在本地模块内部使用"os“模块，而不是将其作为javascript的参数传递。
它是核心nodejs/电子模块之一，所以我假设它应该以某种方式在本地模块内部可用。
浏览 32提问于2017-07-14得票数 0
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