具有不同大小的二维数组赋值问题VHDL

entity ArrayAssignment is
  generic (
    ROWS : positive := 3; -- 数组的行数
    COLS : positive := 4  -- 数组的列数
  );
  port (
    clk : in std_logic;  -- 时钟信号
    reset : in std_logic;  -- 复位信号
    array_out : out std_logic_vector((ROWS*COLS)-1 downto 0)  -- 输出的二维数组
  );
end ArrayAssignment;

architecture Behavioral of ArrayAssignment is
  type array_type is array (natural range <>) of std_logic_vector(COLS-1 downto 0); -- 定义二维数组类型
  signal array_data : array_type(ROWS-1 downto 0);  -- 二维数组信号
begin
  process(clk, reset)
  begin
    if reset = '1' then  -- 复位时清零数组
      array_data <= (others => (others => '0'));
    elsif rising_edge(clk) then  -- 上升沿时进行赋值
      -- 在这里进行二维数组的赋值操作，可以使用循环结构遍历数组并赋值
      -- 例如：array_data(0)(0) <= '1';  -- 给数组第一个元素赋值为1
      --      array_data(1)(2) <= '0';  -- 给数组第二行第三列元素赋值为0
      --      ...
    end if;
  end process;

  array_out <= array_data(to_integer(unsigned(array_out'high downto array_out'high-ROWS*COLS+1)));  -- 输出二维数组信号
end Behavioral;