几乎没有使用VHDL和Vivado的经验,所以即使是最简单的东西也要尝试学习。我正在制作一个VHDL数组,如下所示: type reg is array (0 to 15) of STD_LOGIC_VECTOR (15 downto 0);
signal reg_file :reg; 在我的VHDL代码中,我有一个重置,它执行以下操作。我还希望将reg_file(1)初始化为1(然后将其余数组元素初始化为0)。当有一个复位信号时,上面的代码可以工作,
我必须实现一个循环,在VHDL上更新循环中的变量(或信号)。换句话说,我必须实现这个伪代码。while condition:return res
我知道在VHDL例如,我尝试创建一个nb_iterations元素数组,其中将更新后的值放在数组的相应示例中。但有时我的迭代次数可能很大,所以在内存中保留这么大的数组是不有效的。是否有任何方法来更新或覆盖
关于整数的化简,我有问题。 type gamma_cor_array is array (NATURAL RANGE <>) of integer range 15 downto 0;use UNISIM.VComponents.all; GENERIC (DEPH : natural:=4; GAMMA_COR : real:=1.0);
Port ( clk