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我的UVM测试平台中有一个由多个nmos实例化组成的接口。模拟器(Modelsim)抱怨这一点，因为它违反了LRM (除了接口之外，在接口内不能有任何实例化)。我需要将实例化移到接口之外。block is the issue for(loop=0; loop<32; loop=loop+1) nmos<
浏览 30提问于2021-03-19得票数 0
我有以下Hspice代码：Mpmos out in vdd pmos_slvtMpmos out in vdd pmos_lvt.ENDS是否可以通过参数化模型类型的后缀(即- "slvt“与"lvt")来将代码简化为单个子电路定义？
浏览 3提问于2019-08-27得票数 1
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我是UVM和SVunit的新手。当我尝试为记分板编写单元测试时，我发现如果在记分板的构建阶段实例化uvm_analysis_imp端口，并且如果我们在scoreboard_unit_test模块的构建函数中将其连接到uvm_analysis_port如果我把uvm_analysis_imp的实例化放到记分板的构造函数中，就不会有问题了。但是我们不能简单地改变UUT来适应我们的测试，对吗？如果我仍然想把每个实例都放在构
浏览 2提问于2016-12-07得票数 1
我有一个需求，在类中需要有两个uvm_tlm_b_target_socket，因为它将接收来自两个不同代理的事务。对于目标套接字是否与分析端口的终止符等效，我们可以使用uvm_analysis_imp_decl宏来实现write函数？在类参考手册中，我可以找到这个宏uvm_blocking_transport_imp_decl，但是找不到如何使用它的示例。总之，我正试图做到这一点。uvm_tlm_b_target_socket A;
浏览 4提问于2016-07-03得票数 0
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在我的Testbench中，我有一个需要驱动的接口。该接口可以在两种不同的模式下驱动，每种模式都有自己的驱动协议和事务类型。
到目前为止，我已经分别设计了两个uvm_agents。我还想以最符合UVM哲学的方式来做这件事。我能想到的最好的方法是:在我的uvm_env中，从测试中获取一个uvm_db_config参数，该参数要么是"ModeA“，要么是"ModeB"，并在此基础上适当地将代理的is_active设置为"UVM
浏览 0提问于2014-05-27得票数 3
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我正在设置一个新的UVM代码，并希望在我的UVM代码中生成OOMR代码，是否需要在uvm中避免OOMR (走出模块引用)代码的概念？如果不需要，在OOMR代码之前和之后应该检查什么？当我在巨大的复杂uvm代码中遇到类似的错误时，如何解决这个问题？
浏览 2提问于2019-06-26得票数 0
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下面有一个参数化的seq_item `uvm_object_param_utils(seq_item; reg_adapter#(10) adapter;
function void build_phase(uvm_phase phaseadapter = reg_adapter::type_id::create("a
浏览 4提问于2020-02-14得票数 4
有一件事总是让我感到困惑:是否在UVM对象的类构造函数中添加uvm_component parent。据我所知，对于从uvm_component继承的所有项，它们都需要uvm_component parent作为构造函数输入参数的一部分。function new (string name, uvm_component parent);endfunction
但是所有继承自uvm_object根据我的理解，我们为
浏览 0提问于2018-01-11得票数 1
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这个任务被调用到我的uvm run_phase中。但是，尽管我为我的每个任务添加了“虚拟”，我使用了相同的任务签名，并且我对我的run_phase使用了super，但这是不起作用的。class my_scoreboard_c extends uvm_component;extern virtual task parser_pkt(int a);
end
浏览 0提问于2017-05-22得票数 1
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我是UVM的初学者。到目前为止，我能够为我的DUT创建以下环境。
具有监视器、驱动程序和序列的代理，用于我的DUT的所有输入输出接口。顶级UVM env。将有效数据发送到DUT的序列。
浏览 3提问于2014-03-28得票数 0
我在顶部创建了这个接口的两个实例，方法是： pakmx_if_out vif_out[2](clk, rst);在监视器中，我通过以下方式创建一个虚拟接口：//interface
virtual
浏览 18提问于2016-08-09得票数 0
我正在阅读以下指南：`uvm_object_utils_begin(simpleadder_transaction)`uvm_field_int(inb, UVM_ALL_ON)
`uvm_field_int(o
浏览 4提问于2016-07-25得票数 2
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我想做的是在某个DUT块中绑定一个接口，然后使用UVM配置DB作为一个虚拟接口传递它： initialendinterface解决方法是定义一个包装器模块，该模块实例化<
浏览 2提问于2015-04-27得票数 2
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为此，我尝试创建一个从uvm_object扩展的新类，其中有一个队列来存储我正在写入的地址，这样我就可以在read中使用它们，并且在记分板中实例化这个类，然后通过uvm_config_db将类的句柄发送到读序列，现在的问题是我能够将地址存储在队列中，但是无法以正确的检查方式在read sequence ......Is中获得类句柄，或者有更好的方法检查从内存中写入和读取的过程，请帮助我！function new(string name);
super.n
浏览 0提问于2019-06-19得票数 1
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在UVM Cookbook中，编写类对象实例化是在运行时完成的。但是在运行之前，在编译/精化过程中，我们也可能有类的所有细节。如下图所示(取自UVM Cookbook)，显示模块和接口即时创建是在精化阶段完成的，而类对象创建则是在运行时完成的。以这个示例为例。// Inside any .sv file int a; x=new();
<
浏览 0提问于2015-01-22得票数 0
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我有一个uvm_sequence，它将启用位"feature_en“随机化。根据是否启用此位，我希望启用/禁用记分板。但是，序列是在测试的run_phase中运行的，因此，记分板的run_phase首先运行，从而保持feature_en默认值，而不是获得设置我的序列的值。
我尝试使用wait(feature_en !
浏览 4提问于2015-01-21得票数 2
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我正在构建UVM测试平台来验证一个简单的设计。我已经了解到记分牌通常在经纪人之外。我希望我的记分板在代理内部，因为我在系统中只有一个代理。现在，在我的经纪人中，我正在尝试连接监视器和记分板。这是我的代码片段 `uvm_component_utils(my_monitor) `uvm_component_utils(my_scor
浏览 5提问于2015-03-10得票数 0
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我已经编写了一个UVM测试平台，它有3个代理，现在正在编写记分板/检查程序。我需要为我的SystemVerilog断言设置一个检查模块，但是这个检查模块需要知道从测试中完成的寄存器配置(并且可以是随机的，在测试的run_phase期间决定)。任何帮助都是非常感谢的。
浏览 2提问于2016-10-14得票数 2
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