在来自FSDB的gtkwave中显示verilog结构
在来自FSDB的gtkwave中显示Verilog结构，可以通过以下步骤完成：
- 首先，确保你已经安装了gtkwave软件，并且已经准备好了来自FSDB的Verilog文件。
- 打开gtkwave软件，点击菜单栏中的"File"，然后选择"Open"，在弹出的对话框中选择你的Verilog文件。
- 在gtkwave的主界面中，你将看到一个层次结构树，显示了你的Verilog文件中的模块和信号。
- 点击层次结构树中的模块，可以展开该模块并查看其内部的信号。
- 点击信号，可以在波形窗口中显示该信号的波形图。
通过以上步骤，你可以在gtkwave中显示来自FSDB的Verilog结构，并查看各个模块和信号的波形图。这对于调试和分析Verilog设计非常有帮助。
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GTKwave 3.3不显示由VCS转储到FSDB中的Verilog结构。 我声明了一个typedef： typedef struct packed {
logic [DATA_WIDTH-1:0] data;
logic valid;
logic fp;
} in_tdef; 然后将其用作输入： input in_tdef isv_data_in; 但GTKwave不显示此端口。我可以看到所有其他的单位向量或总线，但看不到结构。我没有看到任何需要用来启用显示结构的开关。 gtkwave 3.3可以显
浏览 54提问于2019-09-11得票数 0
如果我在verilog中显示这条总线，它都是红色的x： // VERILOG: unassigned signal sigx
reg [15:0] sigx; //displays as RED in gtkwaves 如果我用VHDL语言显示这条总线，它全是绿色的u，这很容易漏掉： -- unassigned signal sigu
signal sigu : std_logic_vector(15 downto 0); --displays as GREEN?! in gtkwaves 如何为VHDL正确配置gtkwave，使其具有与verilog相同的行为，将未知值显示为红色而不是绿色
浏览 10提问于2019-05-15得票数 0
我使用iverilog模拟verilog的设计，并将输出转储到fst文件中。然后，我使用gtkwave来查看波形。gtkwave允许我添加一些标记。然后如何测量任意两个标记之间的增量。我阅读了gtkwave手册，它将Toggle Delta-Frequency选项作为
切换三角频率
允许您在测量标记之间的距离时，在主窗口右上角的增量时间和频率显示之间切换。默认行为是显示增量时间。
但是，我没有在波形窗口中看到任何增量值。
我错过了什么选择吗？
我在Windows上运行gtkwave下的cygwin。
浏览 12提问于2017-12-01得票数 2
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1回答
任何人：
我正在尝试使用gtkwave-3-3.62信号值注释函数来使用RTLbrowse的分层RTL结构。
vermin解析器响应没有错误。vcd信号值在波形窗口中显示正确。当它是顶部模块时，这些值也会显示在RTLbrowse窗口中。但是，信号值不会注释到较低级别的模块。
如何将这些信号值注释到较低级别的模块？
如果有人能帮我，我很高兴。谢谢你。
向您致以问候、杉浦义之
浏览 1提问于2014-11-06得票数 0
1回答
我的Verilog代码存储在C:\FA中。有三个文件：
FA.v, fa.vvp, TM_FA.v
我按照我的书步骤走。
伊维里罗格-o fa.vvp
vvp fa.vvp
完成
getwave fa.vcd &
当我使用getwave fa.vcd &来模拟它时，它会显示：
Error opening .vcd file 'fa.vcd'.
Why: No such file or directory
我首先使用Icarus和GTKwave，然后我不知道如何修复它。
浏览 5提问于2021-05-04得票数 1
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我运行的是python 3.5。在捕获来自终端的输出之后，它在我的Python IDE中的显示略有不同。它有我不需要的额外字符，例如'\n‘或"b''“。我尝试使用split()和replace()，但都不起作用。我做错了什么？
def runIndexTest(zone):
print('Turning OFF flit on ' + zone)
#setIndexStatus(zone, 'stop')
cmd1 = 'psql -h ' + zone + ' -U film
浏览 39提问于2019-07-17得票数 0
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我的任务是编码一个简单的2到4解码器，然后显示可能的结果和波形。
我使用gEDA套件以及iVerilog (iVerilog)作为编译器和波形的GTKWave。
这是我第一次使用Verilog或使用gEDA套件进行编码。从googling上看，我需要遵循以下设计流程：
考虑一下您想要实现的设计。在我的例子中，一个解码器
用VHDL/Verilog语言实现了设计。
在VHDL/Verilog中实现一个测试平台。
用iVerilog编译设计文件和测试平台文件
使用testbench和.vcd转储文件使用GTKWave显示波形
-- testbench文件不会编译--我不
浏览 0提问于2014-11-25得票数 1
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我正在使用这个图形用户界面应用程序GTKWave，它有一个启动脚本gtkwave，我已经将它添加到我的系统路径中。在上述脚本的末尾，有这样一行：
$EXEC "$bundle_contents/MacOS/$name-bin" $* $EXTRA_ARGS
where $EXEC=exec
我的问题是，考虑到exec的工作方式，我的终端被图形用户界面进程“劫持”，这意味着我不能再运行任何命令，直到我关闭窗口，这是不理想的。
我现在通过在我的.bash_profile中添加这个函数来解决这个问题
function run-gtkwave ( ) { nohup gtkwave $
浏览 14提问于2018-08-23得票数 0
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我是一个完完全全的初学者，所以好的解释会对我的学习有所帮助。
我正在构建一个表单，它可以搜索几个不同的不相关的表(虽然部分相关)。我有一个表单，每个表都有几个子表单(在本例中是dbo_FSDB和dbo_HI)。我有几个字段，您可以在其中编写搜索条件。例如，我希望能够在字段中写入' name‘，它将在所有子表单中返回该名称的SELECT信息。我设法让它在一个子窗体上工作，但正在努力让它在所有子窗体中都能搜索到。
下面是我的代码：
Option Compare Database
Option Explicit
Private Sub btnName_Click()
Dim SQL As
浏览 0提问于2018-02-01得票数 0
我使用以下内容显示“打开文件”对话框：
OpenFileDialog fdlg = new OpenFileDialog();
fdlg.FileName = Properties.Settings.Default.Last_competition_file;
fdlg.Filter = "FS database files (*.fsdb)|*.fsdb|All files (*.*)|*.*";
fdlg.FilterIndex = 0;
if (fdlg.ShowDialog(this) == DialogResult.Cancel) return false;
(Pro
浏览 7提问于2014-07-02得票数 16
我想用简单的字符替换复杂的命令，并在后台执行，这样我就可以关闭终端。
该命令为nWave -ssf test.fsdb(fsdb is a wavefile)。在bashrc中，我编写alias nwave='nWave -ssf'。
如果我想让命令在后台执行，我会使用nWave -ssf test.fsdb &。如何在bashrc文件中使用alias实现此命令。
浏览 1提问于2020-07-07得票数 0
2回答
为了在Windows 7上安装和编译GTK波形查看器3.3.35，我从下载并安装了Cygwin。我还安装了MinGW，并将它的make应用程序与Cygwin链接起来，以便编译windows上的软件，如GTK波查看器指南3.3.35所述。
我可以通过Cygwin配置 GTK波形查看器，但是下一步是make，这是在我的例子中没有发生的事情。它说：“少分配器，停”我真的不知道如何消除这个错误。请帮忙..。
对于您的信息，我需要Gtk波形查看器运行GHW格式文件(在GHDL上编译和运行VHDL文件后生成)，以观察Vhdl模拟波形的VHDL代码。
浏览 2提问于2012-04-26得票数 1
我正在配置我的服务器使用中继服务器发送邮件。我在/etc/mail/sendmail.mc中输入了以下条目
define(`SMART_HOST', `corprelay.example.com')dnl
MASQUERADE_AS(`example.com')dnl
FEATURE(masquerade_envelope)dnl
FEATURE(masquerade_entire_domain)dnl
MASQUERADE_DOMAIN(localhost)dnl
MASQUERADE_DOMAIN(localhost.localdomain)dnl
m4 /etc
浏览 0提问于2021-09-28得票数 0
4回答
我的python脚本，它调用了许多python函数和shell脚本。我想在Python (主调用函数)和所有子进程(包括shell脚本)中设置一个环境变量，以查看设置的环境变量。
我需要像这样设置一些环境变量：
DEBUSSY 1
FSDB 1
1是一个数字，而不是字符串。另外，如何读取存储在环境变量中的值？(类似于另一个Python子脚本中的DEBUSSY/FSDB。)
浏览 1提问于2011-05-12得票数 183
1回答
我是新来的，所以请轻松一点。
断言在verilog中可用吗？或者他们是systemVerilog的一部分？
像大多数新来的人一样，我抓起了一本关于verilog的书，其中包含了一章关于验证的内容(其中包含了断言，其中有20多个)。它还提到了OVL，我猜它有某种类型的头文件(或包含这些定义的库)。
但谷歌主要是在systemVerilog中显示断言结果，而不是verilog。另外，我使用Xilinx 14.7和Spartan3A启动板作为设备。Xilinx网站提到systemVerilog只支持Vivado设计套件，但是这个套件不支持Spartan3A板(我也不知道systemVerilog )
浏览 3提问于2015-06-28得票数 0
我有一个巨大的VCD文件，我与gtkwave一起使用它来观察某些信号行为。我有一个存储在.txt文件中的信号列表，这些信号是我想要探测的。问题是，手工插入信号是一个非常漫长的过程。所以我的问题是，
是否有一种方法，给.txt文件组成一个.tcl脚本，过滤并将指定的信号从列表添加到波形编辑器？
浏览 55提问于2022-04-22得票数 3
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在Verilog中设计状态机时，我通常使用localparam来定义状态名称。大多数模拟器将能够推断这一点，在调试期间，您可以通过名称而不是数字来查看状态信号。对于无法自动解决此问题的模拟器(Icarus)，我通常会执行如下操作：
`ifdef SIMULATION
reg [8*40:1] state_name;
always @(*) begin
case(state)
WAIT_SDS : state_name = "WAIT_SDS";
IDLE : state_name = "IDLE";
HEADER_
浏览 1提问于2021-03-13得票数 1
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1回答
我想知道是否有任何方法可以将二维数组中的单行作为输入传递到Verilog中的模块。
假设我的数组定义如下：
reg[15:0] arr[0:9][0:63];
...
...
mod1 m(..., arr[5], ....);
mod1的定义为：
module mod1 (..., input[15:0] arr[0:63],...);
...
...
endmodule
我使用icarus verilog作为我的编译器。当我使用-g2012标志进行编译时，它抛出以下错误：
assert: elaborate.cc:1456: failed assertion rva
浏览 73提问于2020-06-01得票数 0
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利用常规的预综合(行为)仿真验证Verilog设计，并使用后综合仿真，是一种很好的设计实践。在调试仿真和硬件之间的不匹配时，这实际上是强制性的。如何使用开源的IceStorm流来实现iCE40 FPGA？
浏览 14提问于2017-07-18得票数 3
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我使用ghdl+gtkwave在Windows 7上学习。我通过调用.bat文件中的一些shell来运行模拟，通常当我收到一些正弦错误时，我会看到dos窗口中的消息，但在某些情况下，我不明白，没有错误，但是gtkwave没有运行。
这是个虫子吗？
浏览 3提问于2012-01-05得票数 1
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我正在使用MIPS处理器的32位ALU。我已经读过Pong Chu关于verilog和其他文本的书，但我还没有真正找到一个具体的答案，关于我将如何使用verilog实现add immediate？
例如，使用asm代码: addi Y，A，immediate
加法就像y=a+b一样简单，但是我如何解释一个立即操作数呢？
浏览 1提问于2015-02-24得票数 0
2回答
我是Verilog的新手。
在C编程中，构建过程大致为
预处理-编译-装配-链接
在Verilog，(书: Verilog HDL:数字设计和综合指南)中，描述了Verilog的开发和构建过程是.-设计(和仿真)-综合(精化，应用约束等)-验证。
我认为术语“合成”与编译非常相似。
但是，"Verilog :数字设计和综合指南“描述了‘编译器’(即编译器指令、define,ifdef等)。
在Verilog中编译意味着仅用于模拟目标？
浏览 6提问于2020-03-16得票数 0
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我试图从由modelsim或ghdl执行的模拟中转储内部信号。使用以下方法，一切都很好：
对于modelsim，添加vhdl源代码，然后全部编译：
vsim -novopt work.uut_testbench
vcd file ../uut.vcd;
vcd limit 50000000;
vcd add -r /uut_testbench/uut_core/*;
run 6000
quit -sim
用于GHDL
ghdl -i --ieee=synopsys --warn-no-vital-generic --workdir=work --work=work ./uut*.vhd
gh
浏览 2提问于2012-03-11得票数 5
我理解结构verilog和行为verilog之间的区别。我只是想知道你是否可以在同一个模块中同时使用这两个模块？或者这是不好的做法，建议一次坚持一个？
浏览 0提问于2018-09-29得票数 0
1回答
在VCD文件中，我希望指定某些事件发生在特定时间。为此，我试图定义一个值几乎是时间0的单比特信号，并将该值切换到0，然后在同一时间(在事件发生时)返回到1。不幸的是，在使用gtkwave查看文件时没有显示任何内容。我怎样才能做到这种行为呢？
浏览 4提问于2015-10-13得票数 1
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1回答
我正在用verilog写一个简单的控制单元。就像这样。
module controlUnit(
output reg wreg,
input wire [5:0] op, func
);
// wreg sub-handles. Beware: wreg is 0 if any of these s high
wire isBranch = (op[5:3] == 3'b0) & (|op[2:0]);
wire isStrWrd = op == 6'b101011;
wire isJumpReg = (op ==
浏览 0提问于2020-10-23得票数 1
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2回答
我想写一个表格格式的文件，下面是我编写的代码。
file_out=open("testing_string","w")
file_out.write("{0:<12} {1:<20} {2:<30}\n".format("TUPLE","LOGFILE STATUS","FSDB STATUS"))
file_out.write("{0:12}".format("Check"))
file_out.write("{0:12}".for
浏览 0提问于2017-07-19得票数 1
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1回答
指令执行
、、
我正在读一本关于计算机架构入门的书。有一段文字写道："RISC指令通常需要一个时钟周期“。然后，它显示了下面的Verilog片段作为说明：
always @(positiveclockedge clk )
begin
case ( state )
STATE_FETCH:
begin
fetch;
state = STATE_DECODE;
end
STATE_DECODE:
begin
decode;
state = STATE_
浏览 0提问于2014-11-25得票数 0
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3回答
我在努力学习如何使用火药库。
说要尝试这种格式：
db.collection("users").get().then((querySnapshot) => {
querySnapshot.forEach((doc) => {
console.log(`${doc.id} => ${doc.data()}`);
});
});
因此，我使用这个方法(将db更改为fsDB，将“用户”更改为“时事通讯”)。
fsDB.collection("newsletters").get().then((querySnapshot
浏览 2提问于2019-05-27得票数 2
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1回答
问题
从源代码中配置gtkwave的构建会给出以下错误：
checking for Tk configuration... configure: error: Can't find Tk configuration definitions. Use --with-tk to specify a directory containing tkConfig.sh
我使用的逗号是
./configure --prefix=/usr
问题
在哪里可以找到Ubuntu16.04中的Tk配置定义？
进一步详细信息
gtk 3已与sudo apt-get install libgtk-3-dev一起
浏览 0提问于2019-03-22得票数 1
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我正在努力弄清楚如何在我的防火墙数据库中创建的文档中添加时间戳。
我已经阅读并尝试了中的每一个建议。
我已经阅读了那篇文章上的文档链接，我无法理解我应该尝试实现的步骤，以便记录文档创建日期的时间戳。
在我的防火墙设置中：
firebase.initializeApp(config);
const database = firebase.database();
const fsDB = firebase.firestore();
const settings = { timestampsInSnapshots: true };
export { firebase, database as d
浏览 0提问于2019-05-08得票数 3
回答已采纳
我用Verilog (Vivado)写了一个模块，并为它写了一个测试平台。模拟为我提供了测试平台所有变量的波形窗口。是否也可以在波形窗口中显示模块内的变量？(我正在使用Vivado 2015.4)
thx
浏览 9提问于2016-06-25得票数 0
Gtkwave使用iverilog显示仿真中的所有寄存器和信号值，但我无法找到显示参数和本地参数值的方法。有什么建议吗？
浏览 16提问于2022-07-15得票数 0
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我见过许多系统verilog程序示例，它们将数据包表示为打包结构。这些数据是否像数据包一样串行传输？如何在硬件中实现系统的verilog结构？
浏览 2提问于2014-02-16得票数 2
我是信息安全和分析方面的新手。
最近，我在探索McAfee Foundstone挖掘机工具时遇到了FSDB (Foundstone数据库)和GHDB ()。
什么是FSDB和GHDB？更重要的是，我如何利用这些数据库的信息来了解网站的漏洞？
浏览 0提问于2013-04-18得票数 4
我正在做一个项目，通过使用perl脚本语言来简化verilog编程。现在，我想要编写一个脚本来扫描顶级verilog文件，然后生成模块的层次结构列表，这表明我需要从verilog文件中提取模块实例化语句，问题是：
如何编写正则表达式来匹配verilog文件中的模块实例化，因为我们需要知道顶级模块文件的子模块名称。
浏览 1提问于2012-01-30得票数 2
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2回答
我在Verilog中设计了一个32位的单精度浮点乘法器和一个独立的加/减单元。
我在MATLAB中编写了一个脚本，它可以生成一组随机浮点数，并在Verilog中生成一个测试平台。
我将ncverilog模拟的结果与MATLAB的结果进行了比较，并验证了我的乘法器和加/减法器都工作正常。
但是，我想知道对浮点单元进行压力测试的测试用例列表。有这样的清单吗？我知道一些像Softfloat这样的程序，但它测试的是计算机的浮点数，而不是能够与verilog测试台合并。
我还应该指出的是，我的单元不支持溢出、下溢等异常，也不支持反规范化的值。四舍五入模式是舍入到最近的。
谢谢!
浏览 1提问于2013-02-23得票数 6
回答已采纳
Verilog-A和Verilog一样吗？
有Verilog的测试编译器吗？
因为当我在ModelSim上粘贴一些Verilog的源代码时，总会有一些不能删除的错误。ModelSim能运行Verilog吗？
浏览 8提问于2014-05-11得票数 2
2回答
我正拼命地想在我的Windows机器上安装GTKWave。有人能给我这样的提示或重定向我到一个好的教程(甚至更好，在这里张贴一个小教程)？
我认为这些文档并不是最新的，因为它说GTKWave是通过Cygwin提供的，但它不是。
浏览 11提问于2013-06-22得票数 5
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4回答
我正在尝试从命令行使用Linux (Kubuntu 12.04 LTS)上的Quartus II 13.0 (免费Web包)，以便从Verilog RTL生成Verilog技术网表。我需要在一个项目中比较不同工具为数千个生成的Verilog文件生成的合成结果。因此，使用GUI并不是一个真正的选择。
例如，在Xilinx Vivado中，我可以使用以下TCL命令来完成此操作：
read_verilog input.v
synth_design -part xc7k70t -top top_module
write_verilog output.v
我使用过的大多数ASIC工具都提供了类似的接口。
浏览 6提问于2013-07-03得票数 5
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1回答
分割算法
、
我一直使用“/”运算符在verilog中执行除法运算。我可以得到正确的模拟结果，但问题是，由于'/‘运算符，我的代码无法合成。它显示错误“第二个操作数/应该是2的幂”。我应该如何在Verilog HDL中执行除法？
浏览 3提问于2016-10-29得票数 0
我怀疑我在Perl中犯了一个导入错误。
有一个Perl模块Verilog::VCD::Writer来编写VCD文件。但是，当我复制其简要代码以进行尝试时，它总是会引发错误：
无法通过软件包“Verilog：：VCD：：addSignal”在tester.pl第10行找到对象方法“tester.pl”。
概要在调用addComment和addModule之前调用addSignal，因此在安装过程中不会出现问题。addSignal是在Verilog/VCD/Writer/Module.pm中定义的函数，另外两个是在Verilog/VCD/Writer.pm中定义的。即使我添加了Verilo
浏览 2提问于2017-12-12得票数 1
我已经在一个verilog文件中定义了所有verilog文件的宏，比如FabScalarParam.v，我首先在system.do文件中编译FabScalarParam.v，然后编译其他verilog文件。
但是当我运行"do system.do“来编译设计时，它会显示如下错误，
# ** Error: I:/programming/EDK/project_4/pcores/instruction_side_v1_00_a/hdl/verilog/StallUnit.v(6): (vlog-2163) Macro `MAX_STALL_CYCLES_LOG is undefined.
浏览 0提问于2012-12-23得票数 1
我目前正在尝试在我的Verilog设计中使用某些遗留的VHDL代码。虽然可以在Verilog中实例化VHDL模块，但我找不到在Verilog中调用VHDL函数的方法。(除了将其包装在VHDL模块中并实例化该模块之外)。有没有办法在Verilog中直接调用VHDL函数？
浏览 1提问于2016-04-21得票数 5
2回答
声明数组时出现Verilog错误
、、、、
reg [11:0] rom_sin_type [0:4095]= '{12'h000, 12'h003, 12'h006, 12'h009, 12'h00d, 12'h010, 12'h013, 12'h016, .....};
在verilog中，当我合成上面包含4096个值的代码时，每个值为12位，其显示错误如下所示。
期待';'，找到'='
期待“结束模块”，找到“{”
请大家帮帮我，如何克服这个问题？
浏览 7提问于2016-02-23得票数 0
回答已采纳
在我的Linux机器上，扩展名为.sv的文件默认会以verilog语法突出显示方案打开，而扩展名为.v或.vs的文件则不会。每次打开这些文件时，我都必须在gvim中手动执行一次:set syntax=verilog。
如何让这些文件扩展名.v或.vs在默认情况下以verilog语法突出显示？
谢谢
浏览 5提问于2017-06-18得票数 6
回答已采纳
2回答
我使用iverilog与gtkwave生成的VCD文件。GUI中有一个按钮，但是我想从命令行重新加载wave窗口。我该怎么做？
浏览 6提问于2017-07-12得票数 4
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