在过程中将常量值赋给信号时出现Modelsim致命错误

是由于信号的类型与赋值的常量类型不匹配导致的。在VHDL中，信号的类型必须与赋值的常量类型一致或兼容。

要解决这个问题，可以采取以下步骤：

1. 检查信号的声明和赋值语句，确保信号的类型与赋值的常量类型匹配。例如，如果信号是一个std_logic类型的信号，那么赋值的常量也应该是std_logic类型。
2. 如果信号的类型与赋值的常量类型不匹配，可以考虑使用类型转换函数将常量转换为与信号类型兼容的类型。例如，使用to_std_logic函数将整数类型转换为std_logic类型。
3. 如果信号的类型是自定义类型，确保自定义类型的定义与赋值的常量类型一致。
4. 检查是否存在其他语法错误或逻辑错误，这些错误可能导致信号赋值时出现致命错误。

总之，要解决在过程中将常量值赋给信号时出现Modelsim致命错误，需要确保信号的类型与赋值的常量类型匹配，并检查是否存在其他语法或逻辑错误。