我运行凿测试，并希望生成输出与校验器。我不能准确地找到错误的原因，但我认为这与verilator有关。这是执行测试的代码的一部分。它必须打印一些输出并生成仿真文件。) { c => } should be(true) }
} 它不工作，我得到了这个错误-MMD -I/usr/local/share/verilator&#x
浏览 34提问于2019-09-27得票数 2
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我们正在用Chisel实现一个处理器，并且有许多非常棘手的测试用例。对于具有大量状态的元素，我们希望动态生成测试向量的长序列，并在动态计算正确的响应。在Chisel3中，唯一能做到这一点的方法就是使用Java自省，将scala代码连接到C++测试工具，并在C++代码中生成刺激向量和正确的响应。
不是很干净。有没有办法留在Scala框架中，用Scala代码编写动态测试？到目前为止，问题一直是将Scala连接到Verilator生成的C++。有没有一种干净的方法可以让Verilato
浏览 13提问于2017-01-12得票数 0
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我正在按照教程在RHEL环境中安装程序，到目前为止，我已经克服了一些错误。我在安装过程的最后，试图通过"make test“确认有效性，它返回以下错误： [user@localhost verilator-4.018]$ make test
Can't open perl script[Makefile:228: smoke-test] Error 10 我首先检查是否有verilator-4.018/bin/verilator文件。然后我尝试在网上研究这个
浏览 48提问于2019-10-06得票数 1
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我正在使用Chisel和blackbox在verilog寄存器文件上运行我的chisel逻辑。寄存器文件没有复位信号，所以我希望寄存器是随机初始化的。我将--x-initial unique传递给verilator，基本上就是这样启动测试的： private val backendName = "verilator"
"NOCDMA" should那么，是否有什么我需要调整内部凿或我没有做好每一件事？ 有什么建议吗？
浏览 21提问于2019-12-27得票数 3
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这是内存不足造成的吗？
、、、
当我使用chipyard编译Boom时，出现了这个问题。是因为记忆不足吗？我正在运行一个1核心2G云服务器。/sim_files.f错误137”
Java包含更多信息的错误报告文件保存为:目标' generator_temp‘失败的g
浏览 0提问于2021-03-09得票数 3
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但是，我如何获得各种文件(下面的屏幕截图)，我通过使用
(我在我的项目中使用 )。我想了解如何使用sbt来组织我的项目，比如在chisel教程中，并使用一个命令(比如./ru
浏览 4提问于2017-09-19得票数 4
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后端使用的是验证器。也就是说，代码使用的是凿子窥视测试器，带有verilator后端。本机verilog模块无法定位模块main_ram。Verilator抱怨它找不到main_ram。(请参见下面突出显示的错误消息)。本机(手工编码) veril
浏览 4提问于2021-03-14得票数 0
我已经构建了ROM，可以从看似合理的代码中生成verilog输出，但似乎无法用最基本的测试人员来测试模块。下面我把它简化为最基本的检查。此错误是堆栈溢出，如下所示：Java HotSpot(TM) 64-Bit Server VM warning: ignoringXX:MaxPermSize=2G -Xss2M -Duser.timezone=GMT"这是一个合法的
浏览 1提问于2018-12-11得票数 1
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在Chisel的iotester中打印似乎输出了寄存器值的更新版本，这使得相同的Chisel打印代码在Chisel后端和verilator后端的行为不同。当使用Chisel后端时，打印似乎只是记录硬件对象的引用，但是在对当前步骤进行逻辑模拟之后执行打印，然后引用返回一个更新的值。
浏览 2提问于2019-09-09得票数 2
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我以chisel-template为例，尝试使用它的基础设施来运行BlackBox的基本示例，既包括Chisel虚拟部件，也包括取自和的Verilog模块。当我从test:runMain tryblackbox.TryBlackBoxMain内部尝试sbt时，我得到了16个错误，它们都抱怨类型不匹配，比如：
[error] /home/apaj/TryBlackBox
浏览 0提问于2018-10-18得票数 2
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我正在使用Verilog设置FPGA，使它闪烁一个LED每秒一次。/include/ \ /usr/share/verilator/include/verilated.cpp \┌───┐
│ $ │ ziga > ziga-
浏览 4提问于2021-05-07得票数 1
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我实现了一个(工作的)纹波进位加法器，使用生成来创建16个不同的full_adder实例( full_adder按预期工作)：// Since the carries cascade, we have to tell
// verilatorthat it can't "flatten" or
浏览 5提问于2021-12-03得票数 0
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如果是这样，我们应该注意什么？ 我真的需要一个硬件套件，使模拟和实际合成层之间的差距和麻烦最小化。谢谢!
浏览 129提问于2020-08-18得票数 1
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我想尝试一下chisel中的BlackBox功能，但我得到了以下警告信息，无法通过峰/戳测试：WARNING: external
浏览 1提问于2018-09-17得票数 2
output wire o_led; assign o_led = i_sw;
endmodule 在生成这个verilog文件之后，我运行以下命令来创建obj_dir目录： verilator/include -I obj_dir /usr/share/verilator/include/verilated.cpp thruwire.cpp obj_dir/Vthruwire__ALL.a但是，在我的项目目录中没有Makefile，根据本教程应该</em
浏览 65提问于2021-11-04得票数 0
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为了创建这个4位加法器，我首先构建了一个half_adder模块，然后构建了一个使用half_adder模块的full_adder模块。在4位加法器中，我使用了4个full_adder模块。到目前为止，所有的东西都用Verilator进行编译和模拟。我写了一些测试，并检查所有的输出是否正确。我
浏览 0提问于2019-02-28得票数 0
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我正在使用verilator测试SystemVerilog代码，如下所示。end我不使用阻塞分配，也不明白为什么会发生这样的错误。
浏览 6提问于2022-09-28得票数 1
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* Ufixp[0, 8](val)
gain(drv_din, val=0.5, __sim__='verilator
浏览 2提问于2020-07-23得票数 1
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我目前正在SystemVerilog中使用描述的LFSR实现PRNG。宽度应该是使用参数可变的。prng = lastRng;end
lastRng <= prng;现在，在使用Verilator模拟这个模块时，它抱怨每个情况> WIDTH-1的选择索引都超出了范围，尽管(我认为)这些情况显然应该优化，因为宽度是一个常数：
Selection index
浏览 9提问于2020-01-21得票数 0
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