如何在VHDL中每个时钟周期设置一个标志

entity FlagExample is
    port (
        clk : in std_logic;
        flag : out std_logic
    );
end entity FlagExample;

architecture Behavioral of FlagExample is
    signal flag_internal : std_logic := '0'; -- 内部信号用于设置标志位

begin
    process(clk)
    begin
        if rising_edge(clk) then -- 检测上升沿
            flag_internal <= '1'; -- 在每个时钟周期中设置标志位
        end if;
    end process;

    flag <= flag_internal; -- 将内部信号赋值给输出信号
end architecture Behavioral;