如何在systemverilog中编写8位数组作为模块的输入

module MyModule (
  input [7:0] myArray
);
  // 模块的其他逻辑
endmodule

module MyModule (
  input [7:0] myArray
);
  // 使用输入端口进行操作
  always_comb begin
    // 访问数组元素
    myArray[0] = 1;
    
    // 使用数组元素进行逻辑操作
    if (myArray[7] == 1) begin
      // 执行某些操作
    end
  end
endmodule

module TopModule;
  // 实例化模块并连接输入
  MyModule myModule (
    .myArray(inputArray)
  );
  
  // 定义8位数组作为输入
  reg [7:0] inputArray;
  
  // 对输入数组进行赋值
  initial begin
    inputArray = 8'b10101010;
  end
endmodule