如何在verilog systemverilog中赋值给genvar？

module Example;
  parameter NUM_INSTANCES = 4;
  
  // 定义一个genvar
  genvar i;
  
  // 使用generate语句和for循环生成多个实例
  generate
    for (i = 0; i < NUM_INSTANCES; i = i + 1) begin
      // 在这里可以使用genvar i来命名实例
      // 例如，可以实例化一个模块，并使用i作为实例名称的一部分
      // 这里只是一个示例，实际应用中可以根据需求进行具体设计
      SomeModule #(i) instance_i (
        .clk(clk),
        .rst(rst),
        .data_in(data_in[i]),
        .data_out(data_out[i])
      );
    end
  endgenerate
  
  // 其他模块的端口和信号声明
  // ...
  
endmodule