如何在verilog中进行文件操作？
在Verilog中进行文件操作是通过使用Verilog的文件输入/输出（I/O）系统来实现的。Verilog提供了几个系统任务和系统函数来读取和写入文件。
- 打开文件：
使用
$fopen系统任务可以打开一个文件，并返回一个文件句柄（file handle）。语法如下： - 打开文件：
使用
$fopen系统任务可以打开一个文件，并返回一个文件句柄（file handle）。语法如下： - 其中，"filename"是要打开的文件名，"mode"是打开文件的模式，可以是以下几种：
- "r"：只读模式
- "w"：写入模式，如果文件不存在则创建，如果文件存在则清空内容
- "a"：追加模式，如果文件不存在则创建
- "rb"、"wb"、"ab"：以二进制模式打开文件
- 关闭文件：
使用
$fclose系统任务可以关闭已打开的文件。语法如下： - 关闭文件：
使用
$fclose系统任务可以关闭已打开的文件。语法如下： - 读取文件：
使用
$fgets系统函数可以从文件中读取一行内容。语法如下： - 读取文件：
使用
$fgets系统函数可以从文件中读取一行内容。语法如下： - 其中，line是一个字符串变量，用于存储读取到的行内容。
- 写入文件：
使用
$fdisplay或$fwrite系统任务可以将数据写入文件。语法如下： - 写入文件：
使用
$fdisplay或$fwrite系统任务可以将数据写入文件。语法如下： - 其中，"format"是数据的格式，data是要写入的数据。
需要注意的是，Verilog中的文件操作主要用于仿真过程中的测试目的，而不是用于实际的文件处理。因此，Verilog的文件操作功能相对有限，不支持像其他编程语言中那样丰富的文件处理功能。
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我刚刚开始使用Verilog编写FIFO和其他复杂逻辑的代码。我想知道如何在verilog中拆分一长行代码(类似于C等语言中的\？)
我有下面这行代码，它非常长-
pushinl = (read_allow&(~pushinl))|(pushinl&read_allow&(~(stopout_a0&stopout_a1&stopout_a2))|(pushinl&read_allow&(stopout_a0&stopout_a1&stopout_a2));
我在verilog中找不到任何可以帮助解决这个问题的答案。在ver
浏览 0提问于2016-03-28得票数 2
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logic[1:0] a;
logic[1:0] b;
assign a = {1'b0, 1'b1};
assign b = '{1'b0, 1'b0};
在Verilog/SystemVerilog中‘在{}前面有区别吗？
浏览 0提问于2017-11-09得票数 4
所以我在verilog中有这个代码，我不知道问题出在哪里？在“如果”的陈述中，在条件下，在寄存器中，我不知道请帮助我
下面是代码和错误描述：
module top(
input [31:0] din,
output [31:0] dout
);
reg [4:0] i, j;
reg [31:0] max =0;
reg [4:0] cnt;
reg [4:0] comp;
for(i=0; i<=31; i=i+1) begin
if(din[i]== 1'b0) begin
comp <= comp;
浏览 1提问于2016-04-12得票数 0
我发现，如果我在Google中选择了20行，并尝试通过右键单击范围对其进行排序，就没有“排序”选项。
我必须选择单元格A3到AW22，这是一个“范围”或“区域”，然后右击，排序是可能的。
但是选择所有这些行实际上与选择所有这些单元格是一样的，因为这20行只包含这些单元格。有没有选择一些行和排序的方法？
浏览 0提问于2018-03-15得票数 2
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在Verilog中，似乎有一整套函数(?)以$开头，如$display、$write、$time等。
这些对象是什么？它们被称为什么，我可以在哪里获得关于它们的全面列表和文档？
浏览 5提问于2012-04-03得票数 2
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我正在处理文件，查找类似以下内容之一的文本：
module mymodule (
module mymodule(
module mymodule
(可能在同一条线上，也可能不在同一条线上。还有其他的变化，但让我们假设它是上面所示的三个变体之一。
我将文件放入$verilog_model并执行拆分
$barename = 'mymodule';
my $verilog_model = do { local $/; <VIF> };
close VIF;
($head, $body) = split /module\s+$barename[\0
浏览 3提问于2016-10-19得票数 0
在我的Linux机器上，扩展名为.sv的文件默认会以verilog语法突出显示方案打开，而扩展名为.v或.vs的文件则不会。每次打开这些文件时，我都必须在gvim中手动执行一次:set syntax=verilog。
如何让这些文件扩展名.v或.vs在默认情况下以verilog语法突出显示？
谢谢
浏览 5提问于2017-06-18得票数 6
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当向我的SVN存储库添加一组Verilog文件时，其中一个文件被保存为二进制文件，而不是存储库中的Verilog文件。如何将文件转换回存储库中的Verilog格式(包括以前的所有版本)？
浏览 4提问于2013-08-12得票数 1
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是否有一个用于Yosys的命令，它创建一个与gcc选项-MMD等效的依赖文件？(此选项输出一个小型Makefile片段，其中列出编译单元包含的所有文件。见)
背景:我尝试构建一个Makefile，它使用Yosys合成verilog项目。该项目使用单个顶级verilog文件，其中包含其他verilog依赖项。要做到这一点，我使用以下make规则，它运行得很好：
$(HARDWARE_BLIF_FILES): $(SUITE_OBJ_DIR)/%.blif : $(SUITE_SUPPORT_HARDWARE_DIR)/%.v
$(HARDWARE_YOSYS) -q -p 're
浏览 3提问于2017-12-08得票数 1
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我做了一个用于计算variance的verilog代码，在我的verilog代码中，我调用了一个定义文件，定义文件如下 `define MAXIMUM_FUNC_WIDTH 64
function integer clog2(input reg [`MAXIMUM_FUNC_WIDTH-1:0] value);
begin
value = value-1;
for (clog2=0; value>0; clog2=clog2+1)
value = value>>1;
end
endfuncti
浏览 12提问于2019-09-13得票数 0
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我是Yosys的新手，正在尝试使用YosysJS来生成输入verilog文件的json描述。有关于如何在Yosys中使用该命令的文档。但是我不知道如何在YosysJS中使用它。我可以使用以下代码在合成的不同阶段后绘制RTL图：
ys.write_file("input.v", document.getElementById("code").value);
ys.run("design -reset; read_verilog input.v; synth -run coarse; show -
stretch");
浏览 0提问于2018-05-18得票数 0
我正在阅读IEEE标准Verilog硬件描述语言(特别是IEEE Std 1364-2001)，该语言明确地定义和讨论了可模拟的Verilog。不幸的是，该文件没有涉及综合概念。
我还没有找到类似的可合成Verilog的参考资料。我发现的只是模糊的规则，或者不必要的限制性规则。
我在哪里能学到合成Verilog的正式语言？
浏览 0提问于2012-04-05得票数 2
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作为task.Return值调用的Verilog系统函数task.Return将被忽略。
在编译verilog测试时，我得到了上述错误，该测试基本上是在i2c上读取和写入值。我之前没有收到这个错误，我不知道发生了什么变化，这给了我这个error.Also这个错误指向另一个名为tb.v的文件，它包含了testbench基础结构。它在tb.v中所指向的行是‘`ifdef测试’。
浏览 3提问于2013-03-29得票数 0
3回答
我已经编译了我的基准测试并生成了.hex文件。在verilog文件中包含.hex文件的位置。
我所有的verilog文件都是火箭芯片文件夹中的Top.DefaultVLSIConfig.v和memdessertMemDessert.DeafultVLSIConfig.v
我的操作系统中没有vcs模拟器，我可以使用verilog文件和hex文件在另一个平台上进行模拟吗？
海德尔
浏览 0提问于2015-12-11得票数 1
目前我有一些tcl文件。在tcl文件中，特别是在一个tcl中，我在tcl中找到了下面的proc函数。
proc ahb_write {addr data {str s}} {
set ahbm top.cpu_subsys
...
if {$::verbose > 0} {
}
silent {
...........
...........
delay 1
因此，我想在运行模拟时调用并运行这个ahb_write proc函数。
浏览 3提问于2017-02-15得票数 2
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我怀疑我在Perl中犯了一个导入错误。
有一个Perl模块Verilog::VCD::Writer来编写VCD文件。但是，当我复制其简要代码以进行尝试时，它总是会引发错误：
无法通过软件包“Verilog：：VCD：：addSignal”在tester.pl第10行找到对象方法“tester.pl”。
概要在调用addComment和addModule之前调用addSignal，因此在安装过程中不会出现问题。addSignal是在Verilog/VCD/Writer/Module.pm中定义的函数，另外两个是在Verilog/VCD/Writer.pm中定义的。即使我添加了Verilo
浏览 2提问于2017-12-12得票数 1
1回答
我知道这个问题可能有点傻，但我不得不自己学习verilog，有时我对基本的东西有些困惑，所以我的问题是，当我阅读一个带有符号小数和特殊字符(如逗号)的文件时，当我首先存储我正在读的行时，数据的类型重要吗？就像我将其存储为整数一样，数据会被转换为一个ascii字符字符串吗?如果我将其存储为reg类型，它会自动转换为二进制字符串吗？对不起，如果这看起来很傻，但是我有点困惑于verilog是如何处理外部数据的，谢谢！
我试图读取带有传感器数据的文件，并将其放入reg类型，文件行中的最大字符总数为25个，因此我已将变量的宽度指定为8*25，但由于上述问题，我不知道如何处理数据操作。
浏览 9提问于2022-11-08得票数 0
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我正在使用MIPS处理器的32位ALU。我已经读过Pong Chu关于verilog和其他文本的书，但我还没有真正找到一个具体的答案，关于我将如何使用verilog实现add immediate？
例如，使用asm代码: addi Y，A，immediate
加法就像y=a+b一样简单，但是我如何解释一个立即操作数呢？
浏览 1提问于2015-02-24得票数 0
1回答
我正在尝试使用flex/bison为类verilog语言创建一个解析器(或者更具体地说，使用一些额外的构造的verilog，用于生成verilog代码)，并且我在弄清楚如何构造我的bison规则来处理该语言中可用的一般类型的构造时遇到了麻烦。
此构造的一般示例如下所示：
(
output wire up_o,
input wire [4:0] up_i,
///////////////////////////////////////////////////////////
// A comment
///////////////////////////////////
浏览 0提问于2012-11-12得票数 1
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在system或Verilog中是否有一种方法，可以用它的值替换字符串实例。为了详细解释，我会提供一个例子。假设我们有一些固定的寄存器地址，您将其定义为一个参数，如
parameter L1 = 3'b000;
parameter L2 = 3'b010;
现在有一个命令文件，其中我在一行中将L2作为一个字符串，并使用Verilog中的fscanf读取它。有可能得到3‘b 010值而不是L2值吗？
location = L2
输入文件结构
let L2 set some_value
浏览 1提问于2022-06-17得票数 0
因此，我在编写Verilog文件时出现了这个错误，而且由于到目前为止我还没有使用循环，所以我不知道如何解决这个问题。
下面是代码的部分：
for(counter=0;counter=counter+25000000;counter=counter+1)
begin
out_leds<=3'b111;
end
以下是错误：
错误(10170)：Verilog语法错误在LEDS.v(20)附近的文本"=“
错误(10170)：Verilog语法错误在LEDS.v(20)附近文本")"；
期待";“
浏览 0提问于2019-05-24得票数 0
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1回答
在verilog中，我们如何在testbench中使用实数(例如，在testbench代码中输入ip核(浮点)的数据)，如何添加这些数字？
浏览 2提问于2022-08-07得票数 -1
2回答
在使用顶级文件(VHDL)和Altera特定的PLL编译了一个项目(使用Quartus)之后，我尝试用ModelSim来模拟它。
当我启动RTL模拟时，我会在文件夹work (在库窗口中)中看到我的顶级文件，但看不到PLL (Verilog文件)的Altera实例。
问题：如何设置Quartus或ModelSim以查看我的顶级文件和 Altera实例？
浏览 2提问于2016-05-18得票数 1
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我试图编译一些非常基本的Verilog文件，其中模块输入/输出是由指导员提供的，并且我编写了一个数据流分配，但是我得到了指导员的语法错误。这是源文件的简化版本：
module syntax1 (
input A, B,
output C
);
assign C = A && B; // Only line that I can modify
endmodule
我用verilog syntax1.v编译它并获得以下输出：
Host command: [path removed for stackoverflow]/verilog.exe
Command ar
浏览 2提问于2016-01-09得票数 0
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我在Verilog的子例程上有问题。我正在学习几个教程，无法编译verilog文件。下面是我代码的简写版本。
module name(/*stuff*/)
inputs /*stuff*/
outputs /*stuff*/
initial begin
/*stuff*/
end
//Simple reset task
task reset_module ();
reset[1] = 1;
#(`CLOCK_CYCLE*4)
reset[1] = 0;
#(`CLOCK_CYCLE*4)
endtask
浏览 4提问于2015-10-29得票数 0
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1回答
在Verilog中%操作符的范围是多少？在C中，我知道如果我写数字%10，那么输出在0到9之间。但是我尝试了Verilog，结果是-9到9之间？为什么会这样呢？
enter code here
module testbench;
integer i;
reg signed [15:0] a,b;
initial
begin
for(i = 0; i < 9; i = i + 1)
begin
a= $random%10;
b= $random%20;
$display("A: %d and B : %d",a,b);
end
end
endmo
浏览 3提问于2017-02-27得票数 0
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3回答
当我在Verilog中加或减时，一些编译器会发出警告。
// code example
logic [9 : 0] a, b, c;
always_ff @(posedge clk) begin
b <= a + 1;
c <= a - 1;
end
// warning example
Warning (13469): Verilog HDL assignment warning at xxx.sv(xxx): truncated value with size 11 to match size of target (10) File: xxx.sv Line: xxx
浏览 1提问于2019-06-05得票数 1
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2回答
我正在尝试生成一个python脚本，它应该逐行读取verilog代码，当它遇到'input some_name‘时；它应该匹配行和返回名，以便我可以计算我在verilog代码中定义的所有输入端口(verilog代码非常大)。所以verilog代码是这样的
module(a,b,c,d, vbg
`ifdef USE_GOOD_PIN
, vb, vc, vd, vg ..... some more input and outputs
`endif
);
input [7:0] t_d;
input srd;
output comb;
output src;
inout
浏览 9提问于2018-11-26得票数 0
我被要求使用bmp文件中的数据作为verilog模块的模拟输入，并将仿真输出写到一个新的bmp文件中，以便他们可以比较这两个不同的bmp文件来检查verilog模块的正确性。我成功地阅读了，但在写作上遇到了一些问题。module testsub1; integer fout; initial begin fout=$fopen("C:/Users/gyz/Pictures/testout1.bmp","wb"); $fwrite(fout,"%u",8'h42); $fclose(
浏览 0提问于2018-08-20得票数 0
我能够在xilinx原理图中使用这些默认模块，如M2_1 MUX、FD触发器等。
在verilog中，我可以只使用基本门，比如和和，或者，不使用xor等等。
但是我可以在verilog?中使用这些内置的复用器(M2_1)或触发器(FD)，因为如果我使用行为代码，在某些情况下可能会出现概要或xilinx的合成不良。另外，我想使用系统级的设计。
请帮我解决这个问题。我需要包括任何库来访问这个(内置的门)吗？
请给我举个例子。我希望在verilog中直接实例化(Mux和Flipflop)，就像和，或者等等。
浏览 3提问于2017-07-03得票数 1
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我是emacs的新手(使用版本23.3)，我想将默认的tab键设置为在verilog模式下插入3个空格，而不是一个制表符。我确实在堆栈溢出中找到了一些关于这方面的帖子。其中一些包括：
但它们似乎不能在verilog模式下工作。这是我的.emacs文件的样子
(custom-set-variables
'(tab-stop-list ('(3 6 9 12 15 18 21 24 27 30 33 36 39 42 45 48 51 54 57 60 63 66 69 72 75 78 81 84 87 90 93 96 99 102 105 108 111
浏览 4提问于2011-11-28得票数 1
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我有一个分析Verilog路径的软件，它负责将这些路径映射到对象序列。问题是如何在实例名称序列中找到一个正则表达式来拆分Verilog路径。
Verilog路径是与点连接的Verilog标识符序列。每个标识符都是一个实例名称。".“在A.B.C中，关系是指在模块层次结构中，A是父级，B是A. C的一个子级，是B的一个子级。
每个Verilog路径都标识模块层次结构中的唯一实例。
伪码：
Verilog Identifier A
Verilog Identifier B
Verilog Identifier C
父B的实例C的路径，该实例C是A的子实例：
A.B.C
现在，问题是
浏览 15提问于2017-09-13得票数 2
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1回答
我正在尝试运行verilog模拟器"verilog- to -routing ( vtr )“。在构建vtr时，我无法启用图形。
出现一条警告消息："EasyGL:找不到所需的X11库(on debian/ubuntu try <code>D0</code> to install)“。安装libx11-dev并不能解决问题。
在文件"vtr-verilog-to-routing-8.0.0/libs/libeasygl/CMakeLists.txt“中，有以下几行与此相关：
<code>A1</code>
当我执行Make
浏览 535提问于2020-08-04得票数 1
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Verilog-A和Verilog一样吗？
有Verilog的测试编译器吗？
因为当我在ModelSim上粘贴一些Verilog的源代码时，总会有一些不能删除的错误。ModelSim能运行Verilog吗？
浏览 8提问于2014-05-11得票数 2
我想知道如何在VERILOG或SYSTEMVERILOG中检查文件是否为空。
我有两个想法：
使用$system()任务检查文件大小，并将一个linux命令放在那里，该命令可以显示位数或字节数。
使用$fgets阅读第一行。如果这一行等于0，就表示它是空的。
关于第一种方法，我无法得到一个只告诉我号码的linux命令。例如，我尝试过ls -l和wc -c，但它们给了我的比比特数多得多。
关于第二种方法，我真的不知道如何读取特定的行，在这种情况下，它将是文件的第一行。
浏览 1提问于2019-08-24得票数 1
我见过许多系统verilog程序示例，它们将数据包表示为打包结构。这些数据是否像数据包一样串行传输？如何在硬件中实现系统的verilog结构？
浏览 2提问于2014-02-16得票数 2
我想使用cver - verilog simulator，但是我找不到很多关于它的信息/文档文件。你能帮帮我吗，我怎样才能通过终端模拟verilog代码？还有，与伊卡洛斯有多相似？
谢谢
(不好意思，如果问题框架上有任何错误)
浏览 0提问于2021-01-23得票数 1
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特别是，我正在编辑Verilog中的文件，并希望在其他文件中看到光标下的单词的其他实例。理想情况下，它会显示一个类似于自动补全列表的列表。然后，我可以选择行条目，vim将打开该文件(在同一窗口或新选项卡中)。
我在Emacs中见过这个特性。我不得不认为它存在于Vim中的某个地方。
浏览 2提问于2015-08-12得票数 0
我有一个verilog文件，我想在其中包含的是一个执行一些数学运算的任务，然后我在另一个文件中include "maths.v"，并通过在另一个文件中的initial begin - end块中写入mathsfunction;来调用该任务，该文件应该在该点运行该任务。如果我理解正确，代码如下：
Maths.v
task mathsfunction;
reg [0:31] x;
reg [0:31] y;
reg [0:31] z;
begin
x = $urandom;
y = $urandom;
z = x + y
end
#200
浏览 10提问于2017-10-21得票数 0
对于我的任务，我需要在日志文件中获取模型中的verilog模拟结果。我已经拍摄了波形窗口的截图。除此之外，我还从成绩单窗口取出了打印件。
有没有办法将记录保存到日志文件中？
请解释用于存储verilog模拟结果的命令。
浏览 5提问于2017-07-19得票数 0
1回答
Verilog问题
、、、、
我不知道我的代码出了什么问题，可能有很多问题。现在，我不知道如何将寄存器值赋给En输出。我现在需要使用Verilog代码来学习一门数字电路课程。我对此有点厌倦了。
`timescale 1ns / 1ps
///////////////////////////////////////////////////////////////////////////////// /
// Company:
// Engineer:
//
// Create Date: 13:57:18 03/15/2016
// Design Name:
// Module Name: Mov
浏览 0提问于2016-03-29得票数 0
我已经在一个verilog文件中定义了所有verilog文件的宏，比如FabScalarParam.v，我首先在system.do文件中编译FabScalarParam.v，然后编译其他verilog文件。
但是当我运行"do system.do“来编译设计时，它会显示如下错误，
# ** Error: I:/programming/EDK/project_4/pcores/instruction_side_v1_00_a/hdl/verilog/StallUnit.v(6): (vlog-2163) Macro `MAX_STALL_CYCLES_LOG is undefined.
浏览 0提问于2012-12-23得票数 1
每次我想发布我的问题时，它总是显示问题“您的帖子似乎包含格式不正确的代码”，为什么会发生这种情况。我只能将我的问题作为代码发布。很抱歉给您带来不便。
I am fairly new to emacs.
Whenever I type a semicolon( ; ) in my verilog code, it puts a
"new line" character automatically. How to disable this
automatic entry of new-line character?
I searched this question on go
浏览 0提问于2014-11-24得票数 2
我用verilog做了一个差错控制编码，因为我得到了延迟为18000 ns的解码数据。我需要比较解码的数据和原始数据，但我的原始数据开始大约100 ns，那么如何做这两个信号的比较。
如何在verilog中延迟我的输入数据，这应该是可综合的？
我需要实现这是硬件。
浏览 0提问于2017-05-29得票数 2
1回答
如何在verilog中实现一个代码，该代码解析一个指数方程，其中的数字必须表示为不动点。
例如，我在C++上有这个方程，并希望转换为Verilog或VHDL：
double y = 0.1+0.75*(1.0/(1.0+exp((x[i]+40.5)/6.0)));
其中'y‘和'x’必须是不动点数。“x”也是一个向量。
我查找了有定点的模块和库，但没有一个模块和库有指数函数。
浏览 1提问于2014-08-22得票数 0
我想在另一个文件中包含一个verilog模块。如何将其包含在代码中，以及如何编译代码以包含头文件？是不是跟c一样？
浏览 1提问于2013-10-29得票数 15
回答已采纳
我在只读区域中安装了perl版本，以及一些包，包括包Verilog-Perl (只读区域意味着i不能从这个安装中删除文件，包括包)。
我在某个外部目录中安装了一个较新版本的Verilog-Perl，现在我希望在外部 Verilog-Perl版本中使用上面提到的perl版本，而不是包含在perl安装目录中的旧包。
也就是说，当我执行use Verilog::Parser;时，我希望加载更新的版本
我怎么发动汽车呢？
谢谢!
浏览 3提问于2014-05-28得票数 0
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