如何将多个VHDL代码组合成一个系统
将多个VHDL代码组合成一个系统，可以通过下面的步骤实现：
- 设计系统结构：首先，需要确定系统的整体结构和各个模块之间的关系。这涉及到系统的功能和需求分析，以及系统的拓扑结构设计。
- 编写各个模块的VHDL代码：根据系统设计，编写各个模块的VHDL代码。每个模块的VHDL代码应包含模块的输入输出接口、功能实现和内部逻辑。
- 进行功能仿真：使用VHDL仿真工具，如ModelSim等，对每个模块的VHDL代码进行功能仿真，以验证其设计和实现是否符合预期。
- 进行模块级联连接：根据系统结构设计，将各个模块级联连接起来。这可以通过在主模块中实例化各个子模块，并通过信号连接它们的输入输出接口来实现。
- 进行系统级仿真：将所有模块级联连接后，对整个系统进行仿真。通过输入合适的测试数据，验证系统的整体功能和性能是否符合预期。
- 进行综合和布局布线：在验证无误后，对整个系统进行综合和布局布线。综合将VHDL代码转换为门级电路，并优化电路结构和布局。布局布线将综合后的电路映射到FPGA芯片的物理资源上。
- 下载到FPGA芯片中：将综合和布局布线后的设计文件生成可下载的文件格式，如BIT文件等。然后，将生成的文件下载到目标FPGA芯片中进行验证和测试。
- 调试和优化：在FPGA芯片中进行调试和优化，确保系统在硬件中的正常运行。根据实际情况，可以通过波形查看、调试工具等对系统进行调试和性能优化。
总结：以上是将多个VHDL代码组合成一个系统的一般步骤。在实际应用中，可能还会涉及到时序分析、时钟域划分、接口标准等技术。腾讯云在云计算领域提供了一系列云服务，包括计算、存储、数据库等，可根据实际需求选择适合的产品。
相关·内容
1回答
那么我的问题说明当我有我的vhdl代码启动和运行在我的Spartan-3a，但需要发送和接收数据从它到pc，我需要我的vhdl代码，所以我去了microplaze结构，问题是我不能理解如何我的vhdl代码和microblaze共存的同时，因为每次我用SDK编程fpga删除我的vhdl从fpga，反之亦然与ISE，我不想使用自定义的外围设备，除非这是唯一的解决方案。有些人只是告诉我只使用由EDK产生的microblaze hdl文件，好吧，但是我不是在使用未编程的MicroBlaze吗？我是否需要经历所有这些才能通过pc与我的vhdl代码通信(不，我不能使用R232，因为我需要56Mbit/秒的
浏览 4提问于2013-03-31得票数 1
回答已采纳
1回答
我有一个VHDL代码，它需要一个元素数组作为泛型。COEF_LIST : coef :=(0,0,1,1,2，-2,1，-2,1)
如何将新的COEF_LIST集从系统verilog测试平台发送到VHDL实体？
VHDL中的泛型与verilog中的参数相同。
我宣布coef为
parameter real COEFF[8:0] = '{0,0,1,1,2,-2,1,-2,1};
在系统中。
我尝试使用(在我的verilog测试平台)传递
vhdl_entity #(
.COEF_LIST(COEFF)
)
我得
浏览 3提问于2014-06-03得票数 0
回答已采纳
我最近在我的大学报了一门微电子课程，并且我买了一块Zybo Zynq -7000开发板。我已经用VHDL语言开发了不同的应用程序。现在我想使用USB和VGA接口，所以我需要从硬件设计的角度来提供它们。我已经阅读了很多关于如何将这些连接器放在外部的教程，但到目前为止我已经取得了一些成功。我知道这些连接器已经连接到内部手臂，但正如我所说，我不能使它们外部和使用它们与VHDL代码。
如果我自己不能做到这一点，我将不得不手动连接一个额外的USB端口到数字PMOD连接器，但这将是非常令人沮丧的，因为我想学习使用主板自己的连接器。
谢谢你的帮助。
浏览 1提问于2015-05-14得票数 1
我有两个PowerShell脚本，它们有开关参数：
compile-tool1.ps1:
[CmdletBinding()]
param(
[switch]$VHDL2008
)
Write-Host "VHDL-2008 is enabled: $VHDL2008"
compile.ps1:
[CmdletBinding()]
param(
[switch]$VHDL2008
)
if (-not $VHDL2008)
{ compile-tool1.ps1 }
else
{ compile-tool1.ps1 -VHDL2008 }
如何
浏览 3提问于2016-06-24得票数 75
回答已采纳
如何将Windows窗体代码隐藏文件拆分为多个文件，使其更具可读性？如果我有20个按钮和20个click_Button事件，那么这个文件就会比我希望的要大。
Windows窗体似乎非常脆弱，因为如果我从代码隐藏文件中删除一个按钮或button_Click事件，程序将无法编译，等等。这就像在构建一个很难管理的大型Windows窗体应用程序。删除控件、重命名控件以及对程序进行一般的调整似乎都会导致问题。有什么建议吗？
这是一个还没有任何内容的表单的代码隐藏文件。我如何将其拆分到多个文件中？
namespace WindowsFormsApplication6
{
public partia
浏览 0提问于2010-11-20得票数 1
我使用XST (XilinxISE14.7套件中的合成工具)将VHDL源文件编译成一个netlist (*.ngc文件)。
我的代码使用几个Xilinx核(如ChipScope ILA)进行调试，它们也被预先合成为ngc文件。我只想把一份ngc文件寄给我们的客户。这是概念设计的证明，所以他应该看到一个简单的界面：
我们的IPCore + VHDL组件
他的ChipScope图标ICON / netlist为我们的IP核提供了5个开放端口
如何将这些ngc文件合并成一个ngc文件？
ISE设计流程使用“转换”将所有netlists合并在一起，并发出一个ngd文件，该文件是"
浏览 0提问于2015-06-11得票数 0
回答已采纳
我打算构建一个可以使用LLVM编译ROS项目代码的Docker映像。根据Docker的正式文档，最好在一个容器中避免多个服务。LLVM和ROS都得到了他们的码头形象，如何将这两者组合成一个并一起运输呢？
浏览 0提问于2018-12-27得票数 1
回答已采纳
2回答
描述:我想编写vhdl代码，在数组A中找到最大的整数，A是一个由20个整数组成的数组。
问题：
我的算法应该是什么样的，以输入顺序语句所在的位置？
我的vhdl代码：
highnum: for i in 0 to 19 loop
i = 0;
i < 20;
i<= i + 1;
end loop highnum;
这不需要是可综合的，但我不知道如何形成这个循环，一个详细的例子，如何解释如何将不胜感激。
浏览 0提问于2014-02-25得票数 1
回答已采纳
2回答
我有一种表达方式：
ENTITY first
VHDL language standard: 3 (VHDL-2008)
ARCHITECTURE BODY arch
VHDL language standard: 3 (VHDL-2008)
现在，我只想对第一个偏执的实体进行正则表达式，所以结果应该是VHDL-2008，甚至是2008。
我是新来的。我试过的是：
"^ENTITY *(.*)"
只返回“先”。所以我的问题是:在“第一”之后，我怎么才能要求换行呢？我的尝试：
"^ENTITY .*\\n(.*)"
令人困惑的结果是
"
浏览 6提问于2014-01-14得票数 2
回答已采纳
3回答
在不同的VHDL项目中，我一次又一次地看到的一个问题是，顶级的测试平台总是很大，很难保持有序。基本上有一个主要的测试过程，每个测试信号都被控制或验证，随着时间的推移，这个过程变得巨大。我知道您可以为低级组件做测试，但这个问题主要适用于顶级输入/输出测试。
我希望有某种等级结构来保持事物的组织性。我尝试过实现VHDL程序，但是编译器非常不高兴，因为它认为我试图从代码的不同部分分配信号.
VHDL中有什么东西可以实现c编程的内联函数或#定义预处理器替换宏的行为吗？如果没有，你能提出什么建议？这会让我很高兴能拥有这样的顶级测试平台：
testClockSignals();
testDigitialI
浏览 1提问于2013-12-09得票数 10
回答已采纳
在我的工作中，我必须证明，在Xilinx的C++部件上运行的VHDL ( Vivado )中的合成C++可视化算法代码比传统的C++代码更快。
我无法解决的主要问题是--如何将合成的代码从Vivado 2016工具“加载”到SDK工具中，换句话说，如何在板上运行合成的VHDL代码(比特流)？
在我看来，SDK程序只适用于C/ C++代码。如何在处理器上得到VHDL代码的比特流，并证明在FPGA上运行的合成代码比原始的C++代码更快？
你能给我个建议吗？我读了几次YouTube教程和论坛，但这并没有帮助我。
浏览 2提问于2017-04-13得票数 1
回答已采纳
我已经在Ubuntu10.10中安装了ghdl (使用了存储库中的apt)，并使用了ghdl手册中提供的hello_world示例。我可以成功地分析(-a)和精细(-e)，但是当我尝试运行/执行(-r)它时，我会得到以下错误：
/usr/lib/ghdl/bin/ghdl:编译错误
为了详细说明我的问题，我在后面提到了vhdl代码和下面的命令序列：
$ ghdl -a hello.vhdl
$ ghdl -e hello_world
$ ./hello_world
bash：./hello_world:许可被拒绝
$ ghdl -r hello_world
/usr/lib/ghdl/bin
浏览 4提问于2011-01-24得票数 0
回答已采纳
3回答
好吧，伙计们，如果这是一个已经被问过的问题，很抱歉，因为我对VHDL逻辑设计还很陌生，不知道如何准确地表达一个特定的概念。
我要做的是用VHDL实现AES-256算法，以供FPGA使用。
我有一个名为的端口：
entity rijndael is port
(
input : in std_logic_vector(255 downto 0)
subkey: in std_logic_vector(255 downto 0)
output: out std_logic_vector(255 downto 0)
);
end rijndael;
在体系结构中，我如何将input的每个字节指定为用
浏览 0提问于2014-03-04得票数 1
1回答
尝试获取vhdl或ada源文件，匹配关键字，并将其替换为列表中的关键字。然而，我的regex并不是用来处理ignorecase和multiline的，它是由$1和$2组成的。有什么想法吗？谢谢。
$ErrorActionPreference = 'Stop'
$script:regop_gi = [Text.RegularExpressions.RegexOptions]::IgnoreCase -bor [Text.RegularExpressions.RegexOptions]::Multiline
function ReplaceKeyWords {
para
浏览 11提问于2022-05-22得票数 0
3回答
我在寻找如何将两个列组合成一个新列的答案，发现是完美的答案。但是，由于我确实没有使用MySQL的经验，所以我想知道在编辑表时，如何也删除旧的列。
浏览 7提问于2012-08-08得票数 0
回答已采纳
1回答
我不是只看本地javascript。我也对jQuery和underscore.js开放。我搜索了一些问题/答案，只解释了如何组合两个对象，而不是更多。
有来自jquery的.extend可以做到这一点。我正在寻找将具有不同属性的n个对象组合成单个对象的东西。
我实际上是在做一个$('form').serializeArray()，然后从表单中获取对象数组。有办法从表单中获取单个对象吗？或者如何将更多具有不同属性的对象组合成单个对象？
浏览 5提问于2013-12-11得票数 0
回答已采纳
假设我们有一个变量'a‘，它的末尾应该表示一个4位的值，例如。A= "0011“。进入该变量的单个位是从VHDL实例中读取的。
假设VHDL输出的第一位是1，例如result_from_VHDL_instance = 1，然后我将这个最重要的位存储在我的变量a中：
set a [BUS2INT result_from_VHDL_instance]; # a = 1
现在，我如何将剩余的位连接到这个变量。假设VHDL语言输出的第二位再次是1，例如result_from_VHDL_instance = 1。我想现在将该位连接到已经存储在a中的位，例如a= 11。
因此，在接下来
浏览 0提问于2012-01-26得票数 2
2回答
我想知道你们EMMA用户中是否有人遇到过这个问题。
基本上，我有多个项目，每个项目都有不同的build.xml ANT脚本，这些脚本都是从一个主ANT脚本单独调用的。代码被适当地覆盖，但是当JUnit方法调用不同项目中的另一个方法时，该外部方法调用不在EMMA的覆盖范围内。
有没有人遇到过这个问题？有没有人能提点建议？
谢谢
浏览 2提问于2009-02-09得票数 2
我正在使用Linux中的pov-ray (渲染工具)。我必须将我的代码并行化，这样我可以同时使用10台计算机进行渲染，我必须使用torque_pbs来完成这项任务。我有一个想法，如何用进程的数量来划分像素。但问题是，我不知道如何将像素块作为pbs_job发送到其他计算机，我也不知道如何将不同机器的输出组合成一张大图片？
我所知道的是，我必须为此编写一个bash脚本。
浏览 5提问于2013-04-29得票数 0
1回答
我使用Matlab中的Xilinx系统生成模块，找到了能够生成和模拟vhdl代码的模块黑盒。我用vhdl为port编写了一个简单的程序
--import std_logic from the IEEE library
library ieee;
use ieee.std_logic_1164.all;
--ENTITY DECLARATION: name, inputs, outputs
entity andGate is
port( A, B : in std_logic;
F : out std_logic);
end
浏览 6提问于2015-05-12得票数 0
我目前使用的是Xilinx ise10.1。我已经模拟了一个upcounter.But的Vhdl程序，我不知道如何将它与PLB总线接口，所以microblaze c代码可以通过相同的bus.Please读取它，因为我是一个新手使用这些工具。
浏览 0提问于2013-02-25得票数 0
2回答
我正在学习一些VHDL代码，对于一个常量的初始化，它是这样写的：
constant address: integer := 16#8E#;
我从来没有见过这样的定义。有人知道如何将其转换为十进制的普通数字吗？
谢谢!
浏览 0提问于2010-07-15得票数 3
@models.map(&:attributes))返回从每一列到其在数据库中的值的散列列表
如何限制它，使其只返回特定的列(例如，只返回name和id?)。
另外，如何将多个列组合成一个新的键=>值对？例如，如果用户具有first_name和last_name，则上述代码将返回
[{"first_name" => "foo", "last_name" => "bar"}] but I want it to be [{"name" => "foo bar"}]
我如何
浏览 0提问于2011-06-27得票数 2
回答已采纳
8回答
如今，用VHDL或Verilog进行硬件设计更像是编程。然而，我看到大家对VHDL/Verilog编程的讨论并不是那么积极。
有没有用Verilog/VHDL/SystemVerilog或SystemC进行硬件设计的论坛？
浏览 1提问于2010-07-01得票数 26
回答已采纳
我想在Go中执行一个命令，并将它的stdout和stderr合并到一个流中。我编写了这段代码，它只从stdout读取，但我不知道如何将它与stderr结合起来：
package main
import (
"fmt"
"os"
"os/exec"
"bufio"
)
func runCommand() {
var (
err error
)
cmdName := "docker"
cmdArgs := []string{"
浏览 0提问于2016-03-14得票数 9
回答已采纳
2回答
如何将RenderTargetBitmaps列表合并为单个大型RenderTargetBitmap？
我通过渲染多个视觉效果创建了一个RenderTargetBitmaps列表。然后所有这些RenderTargetBitmaps需要组合成一个大的纹理图集(精灵工作表)。
浏览 6提问于2010-11-16得票数 0
回答已采纳
1回答
我实现了一些VHDL代码，在编译时导出FSM状态编码，这些代码可以被Xilinx ChipScope读取。这个功能在XilinxISE14.7、iSim 14.7和Mentor的QuestaSim 10.2c上进行了测试。我的设计也可以与另一种顶级的Altera相结合，但是Quartus II似乎对return line.all;有问题。
Quartus II (14.0)错误消息：
错误(10351)：VHDL子程序体错误在sata_PhysicalLayer.vhdl(504)：函数"dbg_GenerateEncodings“并不总是返回一个值
错误(10346)：deb
浏览 7提问于2014-11-20得票数 2
回答已采纳
4回答
测试VHDL代码逻辑的标准方法是用VHDL编写一个测试平台，并使用像ModelSim这样的模拟器；我已经做了很多次了。
我听说，工程师们现在使用Python来测试VHDL代码，而不是用VHDL编写测试平台。
问题：
这是怎么做的？
- Is this done by writing a test bench in Python and then compiling this Python file or linking into Modelsim?
- Is this done in Python using a module like myHDL and then linking
浏览 29提问于2016-03-02得票数 5
2回答
我有一个实现DRAM测试序列的VHDL组件。它包含一个子实体，即DRAM控制器。
我想要模拟(调试) DRAM测试序列，但对DRAM控制器使用一个简单的假存根，而不是真正复杂的东西。
有没有一种方法可以设置它，也许可以使用VHDL配置来使用简单版本的控制器实体进行模拟？我对模拟还是个新手，总体上对VHDL的使用经验不是很丰富。
这是使用Xilinx ISE和ISim瞄准斯巴达-6，如果这有区别的话。
浏览 1提问于2013-02-11得票数 5
1回答
虽然我有点精通VHDL的写作，但我需要回答一个相对基本的问题:什么时候分解VHDL
一个基本的例子:假设我在VHDL中设计一个8位的VHDL，我有几个选择来实现它的VHDL。
简单地将整个ALU设计为一个实体。使用实体中所需的所有I/O (可以通过IEEE_STD_ARITHMETIC库来完成)。
-或者
将ALU分解到后续的块中，比如进位查找加法器和一些复用器。
-或者
将其进一步分解成块，这些块可以进行向前看；一组部分满的加法器、一个进位路径和多路复用器，然后使用结构元素将它们连接在一起。
我们可以(如果我们想的话)把所有这些都分解到门级，为每个人创建实体、行为和结
浏览 0提问于2013-12-21得票数 2
回答已采纳
2回答
如何将多个数组组合成单个数组?
这是我的密码：
while($row = db_fetch_array($query)) {
print_r($row);
//foreach($row as $value) {
// $to_gid = $value['to_gid'];
// //unset($value['to_gid']);
// $new_gid[$to_gid][] = $value;
//}
}
编辑：
print_r输出以
浏览 3提问于2011-09-12得票数 0
1回答
我想知道如何在VHDL中用二进制格式表示实数(包括浮点数)。
例如:以二进制表示+0.5或-0.013
我想在VHDL中编程一个函数，可以接受输入(例如，0.5)，并将其递增0.15，直到它达到10。所有的数字都需要以二进制形式表示。
我还需要知道如何将二进制数转换回它们的实数等价物(十进制)
浏览 0提问于2013-01-19得票数 0
3回答
创建和挂载逻辑卷
、、、
我不知道我的问题是否有意义。我以前从来没试过这种事。我想要做的是在Linux机器上创建一个跨越多个物理分区(如/dev/sdb1、/dev/sdb2等)的逻辑卷，并在运行Ubuntu的另一台计算机上的单个挂载点上挂载这个逻辑卷。这有可能吗？如果是，我该怎么做？
浏览 0提问于2011-01-06得票数 0
回答已采纳
3回答
我有一个vhdl设计，需要适应不同的变体。如果能够从makefile生成配置，那就太好了。生成一个项目的makefile已经准备就绪，并且正在工作。
我想避免对不同的项目有不同的非常相似的文件。项目之间唯一的区别是某个地方有几个行，其中一个行包含了一堆vhdl文件(和组件)，而另一个不需要这些文件(和组件)。
我想避免有两个不同的顶级vhd文件，例如。相反，我希望在顶级文件中使用条件，以便包含(或不包括)其他vhdl文件和组件，具体取决于项目。
你对怎么做有什么建议吗？
我曾尝试使用外部预编译器(gcc的)，但无法使它工作。此外，我并不想强迫其他开发人员安装gcc，或者在Xilinx中无法使用
浏览 11提问于2010-02-10得票数 2
如何将多个sqlite数据库(每个文件一个表)组合成一个包含所有表的大型sqlite数据库。例如，您有数据库文件: db1.dat、db2.dat、db3.dat...您希望创建一个包含所有db1、db2……表的文件dbNew.dat。
浏览 1提问于2012-07-03得票数 0
1回答
为这个愚蠢的问题提前道歉。可以将Scala脚本集成到CHISEL流中，为给定的设计生成时序约束规范(SDC)吗？例如，按下一个按钮，您的凿设计转换为Verilog连同一个SDC文件，准备合成。
我目前已经为VHDL准备了这样一个工具流(使用python来生成约束文件)。但是在VHDL中，命名规则是非常清晰的，不是很确定关于凿的后端(我也在web上找不到任何这样做的参考)
有没有可能，或者这不是使用凿的目的？
提前感谢！
浏览 14提问于2021-02-19得票数 2
回答已采纳
使用Ada，我可以使用.ads和.adb文件将我的模块化单元划分为规范和主体。
是否有可能将VHDL实体和体系结构分开？如果是这样，有没有这样做的命名约定或推荐的风格？这些实体可以放在一个定制库/包中吗？
浏览 3提问于2011-05-22得票数 4
回答已采纳
在中，给定以下代码单元，如何将其拆分为多个单元？
同样，给定以下单元，如何将它们组合成单个单元？
浏览 4提问于2020-08-30得票数 14
回答已采纳
2回答
我正在尝试编写一个VHDL包来创建一个外部名称列表，以便在我的测试平台上使用它们。我不确定是否可以在包中声明外部名称，但编译器不会抛出错误。
然而，如果我试图用ModelSim 10.0b来模拟我的测试平台，我会通过加载设计得到一个错误：
不能引用信号..。在它被阐述之前。
虽然编译顺序是正确的，但我想在模拟启动过程中加载顺序中存在一个问题。所有包都是在加载设计之前加载的。是否有机会迫使ModelSim稍后加载外部名称包？
从注释插入代码@ from 3099274以提高可读性：
package external_name_package is
alias signal1 is &
浏览 4提问于2013-12-13得票数 0
这是一个相当愚蠢的问题，但我如何将一个文件夹中的多个文件组合成一个文件，而不将它们复制到本地机器上呢?我不关心订单。我原以为hadoop -getmerge会完成这项工作，但后来我发现它会将数据复制到本地机器中。
我会在我的原始星星之火应用程序中这样做，但是添加合并会大大增加我的运行时。我在Hadoop2.4上，如果这很重要的话。
浏览 1提问于2016-10-20得票数 0
2回答
我有：
for ( i in 1 :10){
d= read.delim(paste("try",i,".txt",sep=""),head=T)
assign(paste("try",i,sep=""),d)
}
然后我有try1 1-try1 10
在后面的代码中，我想使用try1-10：
if( j ==1){ myVar=try$j}
所以我的问题是:如何将myVar赋值给try$j？(paste("try",j,sep="")不起作用)
浏览 3提问于2011-10-17得票数 2
回答已采纳
1回答
我对LLVM、clang等很陌生，我的主要需求是将C代码转换为LLVM IR (.ll)，然后将其解析为类似程序集的语言。为此，到目前为止，我使用的是小长度c码(单个文件)，并将这些代码转换为我使用的LLVM IR -
$ clang -emit-llvm -S multiply.c -o multiply.ll
为了使用大型C项目进行这种转换，我尝试了gllvm - ，它非常简单和方便，但是我面临的问题是it - 。
这基本上是llvm回购中的一个bug，本质上是要求我提取提交，它有修复并构建它。我尽量避免这样做(这是一个更好的方法吗?)
因此，我转向了另一种使用黄金链接器- 的解决方案。
浏览 30提问于2022-04-09得票数 0
我在文档中找不到用icarus将VHDL代码转换为Verilog的例子。我发现了如何对VHDL 做verilog。我试图修改命令以在上执行VHDL转换：
$ iverilog -tvlog95 -o button_deb.v button_deb.vhdl
button_deb.vhdl:3: syntax error
I give up.
但我有语法错误。我的VHDL代码错了吗？或者是iverilog命令出错了？
浏览 14提问于2016-01-06得票数 1
回答已采纳
我有工作管道，并希望在C++中实现。如何将两个元素连接在一个元素中？
管道实例：
自动音响！.好了！rtpmp4apay！udpsink host=“port=1234 udpsrc port=4321！”好了！自动听音
这里，我需要将udpsink和udpsrc组合成一个元素。我需要使用udpsink作为udpsrc的g_object_set吗？
浏览 1提问于2018-09-17得票数 0
1回答
我们如何将具有相同特征的数据集中的三个特征组合起来？
我的意思是:我有energy0，energy1，energy2。我如何将它们组合成一个单一的特征能量，将它们组合成一个单一的平均特征？
浏览 5提问于2022-05-09得票数 -2
回答已采纳
我试图模拟一个Xilinx GTXE2收发信机。在GTXE2_CHANNEL.vhd中，我得到了一个错误，在库'ieee‘中找不到'std_logic_arith’。
首先，这是我的机器设置：
Windows 7 (pro，x64，德语)
PowerShell 4.0
Python 3.4
Xilinx ISE 14.7 (x64，英文)
Xilinx 2014.2 (x64，英文)
GHDL 0.31 for Windows ()
所以问题1:包含在GHDL中吗？
我试图将VHDL标准更改为VHDL-2008 --std=0
浏览 2提问于2014-09-14得票数 3
回答已采纳
4回答
得到一个NSArray
、、、
我想知道如何将两个array**'s组合成一个** array.
我希望结合在一起的tableView显示最新的。
如果需要，我会发布任何额外的代码或帮助，，非常感谢！
浏览 3提问于2014-05-21得票数 1
回答已采纳
VHDL和Verilog具有相同的用途，但大多数工程师都喜欢这两种语言之一。我想知道谁喜欢哪种语言。
关于Verilog和VHDL之间的分离，有许多神话和共同的智慧。(ASIC / FPGA、欧洲/美国、商业/国防等)如果你四处打听，人们会一遍又一遍地告诉你同样的事情，但我想知道这些神话是否基于现实。
所以我的问题是:有谁能提供定量数据的来源来说明谁使用VHDL，谁使用Verilog？再说一次，我在寻找数字，而不是直觉和一般的指示。
浏览 11提问于2011-02-11得票数 13
回答已采纳
我在Xilinx Platform Studio中工作，我主要想做的是让一个VHDL模块输出一些值，然后我希望能够从另一个用C编写的程序中读取这些值。
我认为我想要做的是将VHDL模块中的一个特定端口映射到内存中的一个点，然后在C程序中从内存中的该点读取。
有没有人能给我指个方向，告诉我该怎么做呢？
浏览 0提问于2011-11-19得票数 2
回答已采纳
在verilog中，我可以通过使用标准verilog模拟器标志将测试用例的名称传递到模拟中：
+define+TESTCASE=\"mytestcase.txt\"
然后，在verilog代码中，我可以这样做：
//Verilog
fid = $fopen(`TESTCASE);
然而，在VHDL中，我并不是不知道达到类似效果的最佳方法。基本上，我想运行一个shell脚本来调用VHDL模拟器并编译我的VHDL源代码，但是为了以某种方式传达我想要作为VHDL模拟器外部的VHDL字符串运行的测试用例的名称。例如：
$ perl RunVhdlSimulation.pl --test
浏览 1提问于2019-05-22得票数 1
扫码
添加站长 进交流群
领取专属 10元无门槛券
手把手带您无忧上云
相关资讯
热门标签
云服务器
ICP备案
对象存储
即时通信 IM
实时音视频活动推荐
腾讯云开发者
