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我试图使用‘浮点和定点包’作为我的过滤器设计的一部分，在VHDL。我正在使用Altera作为开发环境。我从网站：下载了文件包，现在可以在上找到。在其用户指南中提到了以下内容：should be compiled但是，我不知道如何使用Altera工具将上述*.vhd
浏览 3提问于2013-10-25得票数 3
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我正在尝试创建一个包含foo和bar的包。in std_logic; end component;
尝试编译它时我不确定问题出在哪里，作为一个初学者，我还不知道如何去调试它。
浏览 6提问于2017-07-11得票数 0
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我正在编写一个使用外部包的代码，但它找不到我在包中声明的类型。
我尝试使用导入向导将包添加为文件，并尝试将其添加为库。包名没有错误，但在我使用包中声明的类型的指令中却发生了错误。
浏览 16提问于2019-08-16得票数 0
我很好奇是否有人有幸为GHDL模拟器编译了整个Xilinx ISE unisims库？我试图只编译unisims的包文件，但它给了我一个错误。我想知道它是否可以通过注释掉VHDL代码中不支持的部分来完全编译……或者，还有其他需要做的事情，比如编译一个不同的重要库，或者使用不同的版本--std。因为我知道我可以拿出一个unisims组件并用ghdl编译...只是想知道如何完成剩下的90%的组件。$ ghdl -a --std=08 --work=unis
浏览 18提问于2019-05-11得票数 2
您能在systemverilog文件中导入vhdl包吗？假设我有一个VHDL包： use ieee.std_logic_1164.all;
packagesig2 = 1'b1; $finish(2);这是否会产生语法错误，还是意味着等效的systemverilog包：:0] vec1;
浏览 24提问于2022-01-19得票数 -1
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我有一个VHDL模块，它被编译成一个库，比如LIB_A。该模块具有记录端口，相应的类型在包中定义，该包也被编译为LIB_A。我想为模块编写一些断言，并使用OneSpin检查它们。我尝试用import和不同的库/包名称组合导入VHDL包，但是它没有工作。
从库LIB_A导入VHDL包的语法到底是什么？我还需要考虑什么吗？
浏览 1提问于2015-06-15得票数 1
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我成功地用ModelSim编写了一个大型的VHDL设计。这里的设计并不重要，我的问题是关于任何VHDL设计的ModelSim命令。现在假设我有一个实体E1，我想知道E1正在使用/实例化的所有包和实体。我想在这样的Tcl过程中使用这个命令 ...换句话说:如何使用ModelSim命令提取vhdl模块的所有依赖项现在，命令vdir -lib L1返回在L1中编译的所有实体和包</
浏览 2提问于2014-05-07得票数 4
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我开始学习使用Altera的Quartus软件包的FPGA编程。implementation of the VHDL08 fixed point code from http://www.eda-stds.org/fphdl/Error (10481): VHDL Use Clause error at myvhdlfile.vhd(8): design library "floatfixlib" doesnot
浏览 1提问于2016-07-21得票数 0
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我有一个代码清单，其中充满了如下所示的代码，但代码块更大。 done <= '1'; done <= '0';有没有办法把它变成像#define这样的c函数，这样我就不用到处写相同的代码了？
浏览 0提问于2013-04-22得票数 1
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我试图将VHDL标准更改为VHDL-2008 --std=08，但这个选项未被ghdl所认可，因此我目前正在使用VHDL-2002进行编译。但什么都没变。但是，当我编译std_logic_arith时，它会抱怨缺少std_logic_1164，这通常是被找到的。除此之外，std_logic_1164中的外部性属性也存在一个问题。这就是我要编译的文件列表/编译顺序( Xilinx‘*..prj file的修改版本)：
# board and device con
浏览 2提问于2014-09-14得票数 3
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如果我有一个采用泛型类型的VHDL package或function，那么是否有办法在泛型类型上调用image属性(或者以其他方式实现相同的功能)？例如，如果我试图用Modelsim编译这个包： generic (type pkg_t);
我发现有趣的是，如果image是一个函数(具有泛型类型)而不是一个属性，那么编译器似乎很高兴。例如，这个包
浏览 4提问于2020-02-01得票数 2
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我的VHDL测试平台使用了一些特定于VHDL'2008的特性，但是，取决于我到底在测试什么或者我所使用的仿真软件，它不能总是在VHDL'2008中编译。为了解决这个问题，我创建了两个版本的testbench：
轻型的，所有的VHDL'2008行删除，编译在VHDL'93。GENERATE“语句，但是这显然不允许我‘93’编译一个具有&#x
浏览 6提问于2015-07-20得票数 2
我可以成功地分析(-a)和精细(-e)，但是当我尝试运行/执行(-r)它时，我会得到以下错误：为了详细说明我的问题，我在后面提到了vhdl代码和下面的命令序列：$ ghdl -e hello_world$ ghdl -r hello_world
/usr/lib/ghdl/bin&#x
浏览 4提问于2011-01-24得票数 0
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我有一个Systemverilog测试平台，其中我想使用一个用VHDL编写的包。当我这样做的时候：'include "desired_pkg.vhd"，它显然是一个Verilog包，正如ModelSim所报道的那样：
Error: (vlog-13069) ** while parsingfile included at C:/Users/VHDL/CO_code/CO_18_03/simulation/ed_sim/mod
浏览 4提问于2019-11-20得票数 1
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描述：vcom -93 -work work /path我希望能够在vhdl模式下编译vhdl代码。如果你知道如何解决这个问题，请给我一步一步的指导<
浏览 8提问于2014-02-28得票数 1
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我正在练习一些基本的vhdl programs.Now，我遇到了算术运算。library IEEE; use IEEE.NUMERIC_STD.ALL; Result: out std_logic_vector(7 downto 0) end entity Multiplier_VHDL;
architecture Behavioral of
浏览 7提问于2016-06-09得票数 0
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我正试图为VHDL项目创建一个小的盖茨和其他组件包。我已经创建了我的包，并在我的测试平台中实例化了一个组件，但是我收到了这个编译器错误：
错误: VRFC 10-1412语法错误在实体/home/<编校名称>/Documents/school/ECE581/projects/project1/project_1/project_1.srcs/sources_1/new/components.
浏览 1提问于2015-10-23得票数 0
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