我正在尝试模拟一个递减计数器，这是我在SystemVerilog中使用D锁存器描述的，但当我开始模拟时，ModelSIM停止工作，我什么也做不了。Down_Counter_Part5 UUT (rst,clk,enablein,qout,enableout);
我该如何解决这个问题
浏览 17提问于2020-05-15得票数 1
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我现在正在探索SystemVerilog，并寻找在模拟过程中更改testbench状态的可能性。最明显的方法就是强迫信号，变量，不管什么。还有别的办法吗？很有可能停止模拟并从SystemVerilog控制台调用ModelSim函数(或类方法)。你知道怎么做吗？
浏览 6提问于2014-08-08得票数 0
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在运行带有-c标志的modelsim时，如何关闭控制台打印的过度缓冲？示例：VSIM> source run.do
run.do只是一个编译设计并运行10毫秒的modelsim脚本。当它点击脚本中的vsim命令时出现问题，所有的输出都被缓冲，直到我按下Ctrl-C或者我等待几分钟以完成模拟，而不显示在模拟过程中发生的$display。(它很好的代码可合成的verilog。在按Ctrl-C组合键之前，verilog模拟</e
浏览 1提问于2017-11-07得票数 0
举个例子，我有一个计时器进程，有没有这样一个命令来在modelsim模拟过程中修改整数变量范围？例如，我知道有"change“命令，但它只修改当前的整数值，而不是整数的”范围“。出于工作目的，我不能更改这些值，只能通过modelsim命令来修改这些值。 variable timer : integer range 0 to 500;
浏览 11提问于2020-04-22得票数 0
作为一个modelsim用户，我习惯于在我的do-文件中编写类似于以下行的内容。when -label supersignal {supersignal == '1'} { puts "blah"}
这将在modelsim中运行模拟，并且只要我的VHDL-信号supersignal的值为'1‘，就会执行以stop;开头的块。在调用ncsim -input dofile.do时，
浏览 0提问于2014-08-07得票数 1
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我正在用modelsim做混合语言模拟，部分代码是用SystemC (C++)编写的，然后当我使用SystemC代码时，我得到了堆栈溢出。我不确定如何追踪这个问题。是否可以在编译C++代码的过程中报告堆栈使用情况？
浏览 0提问于2015-08-11得票数 0
我是ModelSim的新手，我想知道在被断点停止后如何恢复模拟。我有一部分VHDL代码需要研究，因此我在该代码块的开头放置了一个断点。但是，这部分代码仅在特定事件发生时输入，因此一旦模拟被断点暂停一次，我希望能够恢复它，以便在再次遇到断点之前不会再次停止。我假设这是可能的，因为它是编程语言中的一个常见调试功能，我不明白为什么它不能在HDL模拟器中实现。 提前感谢
浏览 61提问于2021-05-04得票数 0
我需要检查一下，在测试过程中，特定的信号是否至少在一个时钟周期内到达逻辑1。Mentor ModelSim SE64 2021.1进行仿真时，结果非常奇怪。在第一次模拟中，模拟完全忽略了这个断言。在第二次模拟传递时，ModelSim显然使用以前模拟的结果在新运行的模拟发生之前宣布断言触发：
# Time: 2005087500 ps Started: 5 ns Scope:
浏览 10提问于2022-02-14得票数 0
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不幸的是，我无法在Modelsim中正确调试代码。事实上，在模拟过程中，DUT不会显示在SIM面板中(我附上了一个截图)。因此，我只能看到测试平台生成的波形，但无法查看内部信号。
浏览 5提问于2021-07-08得票数 0
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我想在Quartus里做个模拟。因此，我在赋值菜单中分配了一个Testbench。我的测试平台包括我的DUT(D)和一个额外的组件(E)，它仅用于模拟(因此这个组件包括不具有同步性的语句)。如果我将E从Testbench中删除，那么我的模拟就会运行，但是当我想将E包含在Testbench中时，我从modelsim中得到了错误：
my_testbench.vhd(197): (vcom-1195如何使Quartus/Modelsim编译E文件？
浏览 0提问于2016-01-16得票数 7
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它需要运行13秒的模拟时间，但目前运行模拟时间为1ms需要40秒。在13秒内，它还会将480000、24位std_logic_vectors写入文本文件。这相当于运行144个小时来运行整个模拟(几乎一个星期！)。
是否有一种方法，例如，增加步长或关闭波形绘图等的设置，或任何其他我可以用来提高模拟速度的设置？
浏览 0提问于2016-05-01得票数 4
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我想用多个参数并行运行相同的模拟。我该怎么做呢？当多个实例试图编译到相同的文件夹并更改相同的modelsim.ini文件时，如何防止争用情况？while ($x <= $num_processes)end
由于几个不同的原因，启动vsim在某些情况下是失败的。
浏览 2提问于2017-10-06得票数 0
我可以进行ModelSim模拟以在信号上显示文本(而不是数字值)吗？localparam S_IDLE = 2'b00; localparam S_STOP = 2'b10;
是否有一种方法来显示S_IDLE，例如，在信号上而不是在
浏览 0提问于2013-08-20得票数 8
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当我在Libero中单击“模拟”时，modelSim启动，我将看到模拟的结果。我可以执行“执行脚本.”SIM_PRESYNTH}
...and --这似乎工作得很好(我收到了诸如“启动Simulation...Simulation completed...The执行脚本成功”之类的消息).但是我没有打开一个modelSim窗口来显示我的模拟结果。如何让modelSim在模拟
浏览 2提问于2016-01-07得票数 0
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我正在运行Modelsim来做一个长时间的模拟。我希望有一个tcl脚本来创建这个输出，并在模拟过程中将其记录到一个文件中。但是，我不知道如何从modelsim命令行(TCL)将当前的系统日期和时间打印到这个文件。是否有任何方法打印系统数据/时间文件在TCL脚本中？
浏览 0提问于2018-10-29得票数 1
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always @(i) if(i) else end在合成此代码之后，在使用ModelSim模拟器进行后合成-仿真过程中，我得到以下结果：似乎Vivado会自动将"b“信号添加到敏感度列表中，不是吗？
浏览 2提问于2016-12-27得票数 2
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在调用vsim命令时，如何使ModelSim自动使用顶级VHDL实体(或多个实体)？我正在编写一个运行VHDL模拟的通用脚本。目前，我正在执行以下操作来编译和模拟：vsim -c -do "onElabError resume; run -all; exit" MY_TB如何使ModelSim在不显式指定的情况下自动模拟MY_TB。
浏览 4提问于2013-12-14得票数 1
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在使用顶级文件(VHDL)和Altera特定的PLL编译了一个项目(使用Quartus)之后，我尝试用ModelSim来模拟它。当我启动RTL模拟时，我会在文件夹work (在库窗口中)中看到我的顶级文件，但看不到PLL (Verilog文件)的Altera实例。问题：如何设置Quartus或ModelSim以查看我的顶级文件和 Altera实例？
浏览 2提问于2016-05-18得票数 1
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我正在设计一个主从D触发器的ModelSim实现.编译(Compile > Compile All)之后，我在控制台中键入vsim，唯一的错误是# Start time: [time]
浏览 8提问于2015-04-09得票数 1
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