调研对象：锁具市场和各大小区的门禁系统。 工作过程与方法：经过在各种锁具市场的走访，发现国内大部分人使用的还是机械锁。而且，当下的假冒伪劣产品泛滥成灾，互开率非常高，互开率，是指各种锁具的一个技术质量标准，也就是一把钥匙能开几把锁的比率。
多功能电子密码锁系统由AT89C52单片机最小系统、4×4矩阵键盘、LCD1602显示、AT24C02存储模块以及报警系统等组成，具有设置、修改六位用户密码、超次报警、超次锁定、密码错误报警等功能。
小伙伴们，你们的手还在吗？今天吃的是什么(tu)呢？又到一天一度的编程时间了。快来看看今天的题目吧。
今天给大侠带来的是一周掌握 FPGA VHDL Day 5，今天开启第五天，带来常用电路的VHDL程序。下面咱们废话就不多说了，一起来看看吧。每日十分钟，坚持下去，量变成质变。
本文为 InfoQ 中文站特供稿件，首发地址为：文章链接。如需转载，请与 InfoQ 中文站联系。
今天给大侠带来的是一周掌握 FPGA VHDL Day 1，今天开启第一天，下面咱们废话就不多说了，一起来看看吧。
链接 | http://www.cnblogs.com/liuyun1995/p/8400663.html
感觉最近一些公众号都在蹭《我的前半生》的热点，蜗牛智能家居前几天也蹭了篇，主要写罗子君家那个餐厨一厅的区域，没看的可以看看
VHDL相对于Verilog HDL，给人最深刻的印象便是臃肿，掌握起来比较难。 本文摘自《FPGA之道》，学会站在巨人的肩膀上来对比学习二者。
网上有太多的VHDL和verilog比较的文章，基本上说的都是VHDL和verilog之间可以实现同一级别的描述，包括仿真级、寄存器传输级、电路级，所以可以认为两者是等同级别的语言。很多时候会了其中一个，当然前提是真的学会，知道rtl(寄存器传输级)的意义，知道rtl与电路如何对应，在此基础上，则很容易就可以学另外一个。从这个意义上，或许先学什么都无所谓。 学HDL无非要这么几类人： 1.学生 2.电子工程师 3.软件工程师 4.纯粹的爱好者 学生，两眼一摸黑，老师教什么学什么，
代码安全与密码 ios-class-guard - 一个用于混淆iOS的类名，方法名以及变量名的开源库 - 有人反映编译出来的app运行不了。 “保护iOS应用程序”：文章系统地介绍了如何保护iOS程序的代码安全，防止反汇编分析。 fishhook - fishhook是Facebook开源的一个可以hook系统方法的工具。 GesturePassword - 一个iOS手势密码功能实现，iPad / iPhone都可以用，没有使用图片，里面可以通过查看自己添加.keychain做的数据持久化
版权声明：本文为博主原创文章，转载请注明博客地址： https://blog.csdn.net/zy010101/article/details/88685089
AutoOff 是一款在您指定的时间内关闭或重新启动 Windows 的程序。此外, 您还可以让计算机进行睡眠、关闭显示器、锁定 Windows 等操作，以节省电源并保护隐私。
你已经习惯某种语言，也发现语言不是学习FPGA时需要考虑的问题，它仅仅是硬件描述语言工具而已。可是，当你发现一份和你使用语言不同的代码作为参考时，你又开始想：
该团伙蓄意散播恶意软件窃取用户银行凭证、隐私资料并进行勒索。 美国司法部6月2日通报，由美国牵头的国际行动小组捣毁一个网络犯罪团伙，该团伙蓄意散播恶意软件窃取用户银行凭证、隐私资料并进行勒索，迄今已有数十万台个人电脑“中招”。 两款病毒软件为犯罪团伙赚得上亿 当天公布的法庭资料显示，在全球范围内，大约有50万台至100万台电脑感染一种名为“玩完宙斯”（gameover zeus）的恶意软件。这种软件由2006年专门窃取用户金融密码的“宙斯”（zeus）木马程序演变
大侠好，许久不见，近期由于疫情以及其他各种原因更新较慢，望各位大侠海涵。今天“宁夏李治廷”给各位大侠带来基于FPGA VHDL 的 FSK调制与解调，源码各位大侠可以在“FPGA技术江湖”知识星球内获取，如何加入知识星球可以查看如下文章欢迎加入FPGA专业技术交流群、知识星球！（交流群QQ、微信双向选择）。
各种硬件描述语言 (HDL) 在过去几年中不断增强，确定哪种语言适合哪种设计的复杂性也随之增加。许多设计人员和组织正在考虑是否应该从一种 HDL 切换到另一种HDL。
HDL特别是Verilog HDL得到在第一线工作的设计工程师的特别青睐，不仅因为HDL与C语言很相似，学习和掌握它并不困难，更重要的是它在复杂的SOC的设计上所显示的非凡性能和可扩展能力。 在学习HDL语言时，笔者认为先学习VerilogHDL比较好：一是容易入门；二是接受Verilog HDL代码做后端芯片的集成电路厂家比较多，现成的硬核、固核和软核比较多。 小析VHDL与Verilog HDL的区别 学习完VHDL后觉得VHDL已非常完善,一次参加培训时需学习Verilog HDL,于是顺便“拜访”了一下Verilog HDL，才发现，原来Verilog HDL也是如此高深，懵懂中发现Verilog HDL好像较之VHDL要多一些语句，是不是Verilog HDL就要比VHDL高级些？
iPhone自带的“寻找我的iPhone”功能一直以来都是小偷们需要解决的问题之一。这个功能就像守护者一样，当你遗失手机时帮助你定位，而实际上小偷总能找到办法绕过这个“守护者”。 几个月之前，有个bug可以被用来关闭“寻找我的iPhone”功能，不需要什么验证，苹果在随后几个版本的更新中修复了这个漏洞。而本文所要介绍的是如何关闭所有版本的iPhone中的“寻找我的iPhone”功能，包括以后的版本。 工作原理 首先FreeBuf有必要解释一下“寻找我的iPhone”的工作原理。 丢失手机的用户登录iClo
对于FPGA或者ASIC的初学者来说，选择哪种语言貌似应该根据自身的需求而定，例如实验室项目需要使用哪种语言，或者实验室师兄师姐使用了哪种语言，或者导师推荐你学习哪种原因，这都是硬性需求了，因为你需要完成项目的接手，所以必须根据要求而来！
这两种语言都是用于数字电子系统设计的硬件描述语言，而且都已经是 IEEE 的标准。 VHDL 1987 年成为标准，而 Verilog 是 1995 年才成为标准的。这个是因为 VHDL 是美国军方组织开发的，而 Verilog 是一个公司的私有财产转化而来的。为什么 Verilog 能成为 IEEE 标准呢？它一定有其优越性才行，所以说 Verilog 有更强的生命力。
实体的作用是给出实际电路的外部视图（引脚的数目，引脚的作用等），它描述了电路的封装结构。一般一个实体的结构大致如下所示：
硬件描述语言HDL（Hardware Describe Language） HDL概述 随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是 VHDL和Verilog HDL。 VHDL发展的显纾 锓ㄑ细瘢 鳹erilog HDL是在C语言的基础上发展起来的一种硬件描述语言,语法较自由。 VHDL和Verilog HDL两者相比， VHDL的书写规则比Verilog烦琐一些，但verilog自由的语法也容易让少数初学者出错。国外电子专业很多会在本科阶段教授 VHDL,在研究生阶段教授verilog。从国内来看， VHDL的参考书很多，便于查找资料，而Verilog HDL的参考书相对较少，这给学习Verilog HDL带来一些困难。从EDA技术的发展上看，已出现用于CPLD/FPGA设计的硬件C语言编译软件，虽然还不成熟，应用极少，但它有可能会成为继 VHDL和Verilog之后，设计大规模CPLD/FPGA的又一种手段。 选择VHDL还是verilog HDL？ 这是一个初学者最常见的问题。其实两种语言的差别并不大，他们的描述能力也是类似的。掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言。选择何种语言主要还是看周围人群的使用习惯，这样可以方便日后的学习交流。当然，如果您是集成电路（ASIC）设计人员，则必须首先掌握verilog，因为在IC设计领域，90％以上的公司都是采用verilog进行IC设计。对于PLD/FPGA设计者而言，两种语言可以自由选择。 学习HDL的几点重要提示 1.了解HDL的可综合性问题： HDL有两种用途：系统仿真和硬件实现。如果程序只用于仿真，那么几乎所有的语法和编程方法都可以使用。但如果我们的程序是用于硬件实现（例如：用于FPGA设计），那么我们就必须保证程序“可综合”（程序的功能可以用硬件电路实现）。不可综合的HDL语句在软件综合时将被忽略或者报错。我们应当牢记一点：“所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件实现。” 2. 用硬件电路设计思想来编写HDL: 学好HDL的关键是充分理解HDL语句和硬件电路的关系。编写HDL，就是在描述一个电路，我们写完一段程序以后，应当对生成的电路有一些大体上的了解，而不能用纯软件的设计思路来编写硬件描述语言。要做到这一点，需要我们多实践，多思考，多总结。 3.语法掌握贵在精，不在多 30%的基本HDL语句就可以完成95%以上的电路设计，很多生僻的语句并不能被所有的综合软件所支持，在程序移植或者更换软件平台时，容易产生兼容性问题，也不利于其他人阅读和修改。建议多用心钻研常用语句，理解这些语句的硬件含义，这比多掌握几个新语法要有用的多。 HDL与原理图输入法的关系 HDL和传统的原理图输入方法的关系就好比是高级语言和汇编语言的关系。HDL的可移植性好，使用方便，但效率不如原理图；原理图输入的可控性好，效率高，比较直观，但设计大规模CPLD/FPGA时显得很烦琐，移植性差。在真正的PLD/FPGA设计中，通常建议采用原理图和HDL结合的方法来设计，适合用原理图的地方就用原理图，适合用HDL的地方就用HDL，并没有强制的规定。在最短的时间内，用自己最熟悉的工具设计出高效，稳定，符合设计要求的电路才是我们的最终目的。 HDL开发流程 用 VHDL/VerilogHD语言开发PLD/FPGA的完整流程为： 1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常 VHDL文件保存为.vhd文件，Verilog文件保存为.v文件 2.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真） 3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。逻辑综合软件会生成.edf（edif）的EDA工业标准文件。 4.布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内 5.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫后仿真） 6.编程下载：确认仿真无误后，将文件下载到芯片中 通常以上过程可以都在PLD/FPGA厂家提供的开发工具（如MAXPLUSII，Foundation，ISE）中完成，但许多集成的PLD开发软件只支持 VHDL/Verilog的子集，可能造成少数语法
如果你搜索Verilog和VHDL的区别，你会看到很多讨论这场HDL语言战争的区别页面，但大多数都很简短，没有很好地举例说明，不方便初学者或学生理解。
硬件描述语言HDL(Hardware Description Language ) 类似于高级程序设计语言. 它是一种以文本形式来描述数字系统硬件的结构和行为的语言, 用它可以表示逻辑电路图、逻辑表达式，复杂数字逻辑系统的逻辑功能。用HDL编写设计说明文档易于存储和修改，并能被计算机识别和处理.
VHDL 的 英 文 全 名 是 Very-High-Speed Integrated Circuit Hardware DescriptionLanguage，诞生于 1982 年。
跟军哥吃饭聊天，说到一些个有意思的思维题目，说是小学五年级的题目，我竟然想了好久，问的GPT才恍然大悟！哈哈，记录下，顺便给小孩讲讲 + 在网页上玩一玩！
这两种语言都是用于数字电路系统设计的硬件描述语言，而且都已经是IEEE的标准。 VHDL1987年成为标准，而Verilog是1995年才成为标准的。这是因为VHDL是美国军方组织开发的，而Verilog是由一个公司的私有财产转化而来。为什么Verilog能成为IEEE标准呢？它一定有其独特的优越性才行，所以说Verilog有更强的生命力
手机开门方案提供商妙兜新推出的两款门禁控制器既支持微信开门，也支持APP开门。一款适用于电磁锁、电控锁、道闸等采用弱电供电的门禁，主要用于小区、公司等领域;一款适用于密码锁、刷卡门锁等采用电池供电的电子门锁，主要用于酒店、公寓等领域。 对于小区、公司等应用场景，小区业主住户、公司员工平时通过APP来开门，而有访客到访时，直接关注微信公众号，领取短期钥匙，可以避免访客下载APP的不便。 在酒店和公寓领域，采用手机开门方案替代原先的刷卡或者密码方式也成为趋势，但是顾客下载APP的成本较高，采用微
学过一门或多门软件语言的数字设计初学者经常会犯一些错误 ，例如硬件语言的并发性，可综合以及不可综合语句区分，循环语句的使用等等。本文的建议将带你区别并扫除这些易错点，助你成为一名优秀的硬件设计师。
FPGA的仿真与调试在FPGA开发过程中起着至关重要的作用，也占用了FPGA开发的大部分时间。所以适当减少或简化FPGA的仿真与调试过程无疑是对FPGA开发的加速，所对产品成型的时间。这里我们将利用三篇给大家讲解使用脚本命令来加速FPGA的仿真过程。
对于那些刚开始使用 HDL（如 VHDL 和 Verilog）进行编程的人来说，运行仿真以更好地了解该语言的工作原理非常重要。我们来看看四个仿真器——Icarus Verilog、GHDL、Vivado 和 Modelsim——并讨论它们的优缺点。
以我个人经验，我也是在硬件方面做了几年的老油条了，大学时玩过单片机，也就是大家常说的C51，C52，单片机驱动个流水灯还行，但是研究生阶段遇到的很多问题，单片机就有心无力了。至于ARM，DSP or FPGA，由于研一做无人机做了DSP的项目，鄙人觉得DSP入手比较难，但是DSP主攻方向是算法研究的，用于算法处理，绝对是ARM,FPGA替代不了的。但是DSP也有他的局限性，他不利于做硬件系统的驱动控制芯片，通常起着硬件系统控制模块的还是是ARM和FPGA，对比ARM和FPGA，我建议学一种，学精就行，不要三期两道！但是我比较推崇FPGA，因为其应用前景相比于ARM更为广阔，与此同时，FPGA正在朝着算法研究的方向发展，也就是说它有趋势会替代DSP。但目前，一块好的信号处理板的模式通常是DSP+FPGA或者DSP+ARM，所以学习DSP和FPGA结合开发的技术尤为重要！
从大学时代第一次接触FPGA至今已有10多年的时间，至今记得当初第一次在EDA实验平台上完成数字秒表、抢答器、密码锁等实验时那个兴奋劲。当时由于没有接触到HDL硬件描述语言，设计都是在MAX+plus II原理图环境下用74系列逻辑器件搭建起来的。
科学Sciences导读：电子设计自动化(Electronics Design Automation)三大EDA公司(新思Synopsys凯登Cadence明导Mentor)概述。关键词：电子设计自动化Electronics Design Automation，EDA，芯片chip，新思科技Synopsys，楷登电子科技Cadence，明导国际Mentor，华为Huawei。分享或赞赏支持后，公号输入框内发送“EDA”获取本文PDF。
首先，工作范围说明书简单地说，就是对项目干系人有约束作用的、为了说明项目工作范围的说明文件。项目工作的范围就是指为了成功达到项目的目标，项目所规定要做的事项。确定项目工作的范围，就是定义项目管理的工作边界，确定项目的目标和可交付成果。
Android 2.2 SDK提供了一个可管理和操作设备的API叫DevicePolicyManager（这是设备管理的主类），使用这个API你可以接管手机的应用权限，对手机做出很重要很多大胆的操作（温馨提示：数据无价，谨慎操作），比如设置锁屏方式、恢复出厂设置、设置密码、强制清除密码，修改密码等操作。
Verilog和System Verilog是同一硬件描述语言（HDL）的同义名称。SystemVerilog是IEEE官方语言标准的较新名称，它取代了原来的Verilog名称。Verilog HDL语言最初是于1 9 8 3年由Gateway Design Automation 公司为其模拟器产品开发的硬件建模语言。那时它只是一种专用语言。专有的Verilog HDL于1989年逐渐向公众开放，并于1995年由IEEE标准化为国际标准，即IEEE Std 1364-1995TM（通常称为“Verilog-95”）。IEEE于2001年将Verilog标准更新为1364-2001 TM标准，称为“Verilog-2001”。Verilog名称下的最后一个官方版本是IEEE Std 1364-2005TM。同年，IEEE发布了一系列对Verilog HDL的增强功能。这些增强功能最初以不同的标准编号和名称记录，即IEEE Std 1800-2005TM SystemVerilog标准。2009年，IEEE终止了IEEE-1364标准，并将Verilog-2005合并到SystemVerilog标准中，标准编号为IEEE Std 1800-2009TM标准。2012年增加了其他设计和验证增强功能，如IEEE标准1800-2012TM标准，称为SystemVerilog-2012。在撰写本书时，IEEE已接近完成拟定的IEEE标准1800-2017TM或SystemVerilog-2017。本版本仅修正了2012版标准中的勘误表，并增加了对语言语法和语义规则的澄清。
这是VHDL系列教程的第一个教程。所谓教程，其实也就是记录我本人在学习过程中遇到的问题和学习内容的笔记，分享在这里供其他初学者参考，如果博客中出现任何错误或不严谨的地方，您可以在下方评论区指出来，您的反馈是对我最大的帮助，万分感谢。
SpyGalss是目前业界唯一可靠的RTL Sign off解决方案，可以帮助客户在设计早期发现潜在问题，保证产品质量，极大的减少设计风险，降低设计成本。
如果你只是想检查Verilog文件的语法是否有错误，然后进行一些基本的时序仿真，那么Icarus Verilog 就是一个不错的选择。相比于各大FPGA厂商的IDE几个G的大小，Icarus Verilog 显得极其小巧，最新版安装包大小仅有17MB，支持全平台：Windows+Linux+MacOS，并且源代码开源。本文将介绍如何使用Icarus Verilog来进行verilog文件的编译和仿真。
就在几周前，pod2g还曾表示IOS7越狱的工作进展十分缓慢。没想到今天在evasi0n就放出了IOS 7.X的越狱工具，支持MAC以及Windows平台。本次越狱大神还为中国用户特别提供了中文页面，可谓是前所未有。除此之外，reizhi还发现在下载链接下部出现了太极助手的工具，应该是类似于pp助手的越狱综合管理软件。
PS：笔者强烈建议诸位注册一个EETOP的账号，每天签到或者发贴、回贴就有积分了，里面的资源非常丰富，各种软件、资料都能找到。
抢红包神器的分享其实在小轻论坛网页端分享过了，下载量还行（相对而言）。有朋友说公众号还有大批粉丝懒于进网站找帖子，没看到这个福利。最近，在群里也有看到不少同学在求红包神器，好吧，我这就给大家分享出来。
在上一篇《Java 并发系列（1）AbstractQueuedSynchronizer 源码分析之概要分析》中介绍了 AbstractQueuedSynchronizer 基本的一些概念，主要讲了 AQS 的排队区是怎样实现的，什么是独占模式和共享模式以及如何理解结点的等待状态。理解并掌握这些内容是后续阅读 AQS 源码的关键，所以建议读者先看完我的上一篇文章再回过头来看这篇就比较容易理解。
step1. 用vhdlcom将所有的VHDL RTL代码编译成库 1.1 将所有的vhdl文件放到vhdl.f文件中，如： vhdl.f ——— my_design.vhd my_lib.vhd tb_my_design.vhd 1.2 编译成库 vhdlcom -f vhdl.f 编译完成后，在运行路径下可看到自动生成的一个库文件夹work.lib++ 注意： a) 一般情况下vhdlcom命令不需要加其他参数。若出现vhdl版本问题，可考虑 增加-vhdl08等参数：vhdlcom -vhdl08 -f verilog.f b) 编译后的log为vhdlcomLog/compiler.log c) -lib 参数可指定一个库名。不指定，则默认库命为work。所有的生成的库 的库名都是自由附加了”.lib++”后缀。对于混合仿真vhdl和verilog的库名要保持一致， 否则可能出现其中一个库无法识别的问题（verdi版本为2015，可能后续版本解决了该问 题）。例：vhdlcom -lib mylib -f vhdl.f，生成mylib.lib++库
HDL设计是基础，设计完用一些工具检测自己的代码是很必要的，比如仿真工具去验证自己代码的功能。今天给大家介绍几种类型的工具，都是有助于HDL设计，其中包括：代码检查器（Lint）、代码覆盖率、波形设计、状态机设计等等，下面开始吧！
首先，你要说 labuladong 没写过 BFS 框架，这话没错，今天写个框架你背住就完事儿了。但要是说没写过 DFS 框架，那你还真是说错了，其实 DFS 算法就是回溯算法，我们前文 回溯算法框架套路详解 就写过了，而且写得不是一般得好，建议好好复习。
领取专属 10元无门槛券
手把手带您无忧上云
云服务器
ICP备案
对象存储
即时通信 IM
腾讯会议
