我做错了什么？Testbench未正确更新
首先，让我们来了解一下您提到的问题：Testbench未正确更新。
Testbench是一种用于验证和测试硬件设计的工具，通常与硬件描述语言（HDL）一起使用。它可以模拟设计的行为并生成测试向量，以验证设计的正确性和功能。
当Testbench未正确更新时，可能会导致以下问题：
- 测试结果不准确：如果Testbench没有正确更新，它可能无法反映设计的最新更改，导致测试结果不准确。这可能会导致无法检测到设计中的错误或问题。
- 功能验证失败：Testbench的更新是为了确保它与设计保持同步。如果Testbench未正确更新，可能无法验证设计的新功能或修复的错误。
- 错误的测试覆盖率：Testbench的更新还可以确保测试覆盖率的准确性。如果Testbench未正确更新，可能会导致测试覆盖率报告不准确，无法准确评估设计的测试覆盖情况。
为了解决Testbench未正确更新的问题，您可以采取以下步骤：
- 检查更新机制：确保Testbench具有正确的更新机制，以便在设计更改时及时更新。这可以包括使用版本控制系统来跟踪设计更改，并确保Testbench与设计保持同步。
- 自动化测试流程：建立自动化测试流程，以确保Testbench在每次设计更改后都能得到更新。这可以通过使用持续集成（CI）工具和自动化测试框架来实现。
- 定期验证：定期验证Testbench的更新是否正确。这可以包括运行一系列已知的测试用例，并确保它们能够正确地检测到设计中的错误或问题。
- 团队合作：与团队成员密切合作，确保每个人都理解Testbench的重要性，并知道如何正确更新和使用它。
对于Testbench未正确更新的问题，腾讯云提供了一系列与硬件设计和验证相关的产品和服务，例如：
- FPGA云服务器：腾讯云的FPGA云服务器提供了灵活的硬件加速解决方案，可用于加速硬件设计和验证过程。
- 弹性MapReduce：腾讯云的弹性MapReduce服务可用于大规模数据处理和分析，可用于测试和验证大型硬件设计。
- 云原生应用开发平台：腾讯云的云原生应用开发平台提供了一系列工具和服务，可用于构建和部署与硬件设计和验证相关的应用程序。
您可以通过访问腾讯云的官方网站（https://cloud.tencent.com/）了解更多关于这些产品和服务的详细信息。
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2回答
提供意外输出的排序命令
、、、
我有两个文件，列中有相同的字符串，但顺序不同。
文件test1:
testbench.clk1 667
testbench.clk1_temp_net 667
testbench.clk 2000
和文件test2:
testbench.clk1 533
testbench.clk 1611
testbench.clk1_temp_net 538
我对第1列运行排序命令，这两个文件如下所示，并给出了不同的输出：
sort -t " " -k1 test1
testbench.clk1 667
testbench.clk1_temp_net 667
testbe
浏览 3提问于2017-08-17得票数 1
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我正在尝试使用Getoptions在perl中创建一个文件，其中一个输入是一个数组。我的代码如下所示：
my $filename = 'grid.sh';
my @job_name;
my $output_file;
my $testbench;
my %opts = (
'job_name' => \@job_name,
'output' => \$output_file,
'testbench' => \$testbench,
);
GetOptions(
\%opts,
'job_nam
浏览 1提问于2014-11-13得票数 2
1回答
我正在编写一个SystemVerilog测试平台来测试一个4输入XOR函数。我已经检查过，以确保没有错误，但不知何故，testbench没有正确读取测试向量文件。
有人能告诉我我做错了什么吗？
module testbench_xor();
logic clk, reset;
logic [3:0] a, yexpected;
logic y;
logic [31:0] vectornum, errors; // bookkeeping variables
logic [4:0] testvectors[0:10000]; // array of testvec
浏览 5提问于2019-11-21得票数 1
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2回答
我是Verilog的新手，我需要为当a等于、小于和大于b时做一个8位的比较器。下面是代码的内容(没有错误)：
module MagnitudeComparator8bit (input signed [7:0]a,
input signed [7:0]b,
output eq,
output lt,
output gt);
assig
浏览 2提问于2016-01-28得票数 1
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是否有可能使RTL模块的完全编译和独立版本，就像Cadence术语中的快照一样，然后将这个编译后的模块实例化到一个testbench中？最后，运行另一个编译步骤来创建最终快照，该快照包含最初交付的快照，但现在在testbench中实例化。
如果是的话，在编译原始快照以启用此功能时是否需要特别注意，以及如何在testbench中实例化这样的已编译对象？
浏览 3提问于2018-04-27得票数 0
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我需要在一个文件中一个接一个地写两个来自Verilog模块的变量。在单周期信号freq_rdy的上升沿更新变量。我正在使用下面的代码。
integer write_file1;
integer freq_rdy_1,freq_rdy_2;
initial begin
write_file1 = $fopen("frequencies.txt","w");
freq_rdy_1 = testbench.UUT.read_controller.freq_rdy;
freq_rdy_2 = testbench.UUT.read_controller
浏览 2提问于2015-06-01得票数 0
我能够设置PHPUnit并从工作台包中进行一些基本测试，但我发现我无法使用工作台外观，也无法对任何使用照明组件的方法进行测试(例如，我使用Config::get()获取某些东西的测试失败了，因为应用程序还没有真正启动，所以外观就不存在了)。我浏览了几个站点，发现这个管弦乐的Testbench包应该能够在CLI上引导应用程序，并允许进行类似的测试，所以我将它安装在我的主要应用程序composer.json文件中并运行了composer update orchestra/testbench。显然一切都很好。我的工作台包工作得很好--服务提供者和外观都是在app/config/app.php中设置的
浏览 0提问于2014-07-28得票数 2
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testbench包含连接到testbench中A的实例的其他模块(B，C)的实例。
我可以正确地为A生成post合成时间，并希望使用testbench A_tb运行post PnR模拟。
在测试平台上运行行为模拟是可行的，并且会产生正确的结果。
编辑:使用XST进行综合和PnR后时序，使用isim进行模拟。
浏览 2提问于2013-11-12得票数 1
我是Vunit的新手-但不是测试。目前，我有一个使用大量OSVVM的testbench的设置，其中安装是通过泛型提供给testbench的，我使用TCL或Pytest在完整的测试套件中运行测试。
开始正确地查看Vunit之后，我可以看到它可能完成了我想要做的事情，或者至少允许我将一些用于某些测试的测试套装移到VHDL中，但我找不到的是一个示例，其中部分测试用例涉及使用不同总线宽度或同步/异步时钟进行测试。
有办法通过Vunit做这件事吗？如果有，有什么例子我可以看看吗？还是只希望在同一个Vunit测试平台中实例化它们并按顺序运行它们？
我的基础设施很重，所以我不想改变这些，但是我正在寻找一个运
浏览 2提问于2020-11-11得票数 1
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1回答
我得到了错误：
concurrent assignment to a non-net 'A' is not permitted
concurrent assignment to a non-net 'B' is not permitted
Static elaboration of top level Verilog design unit(s) in library work failed.
我做错了什么？
module ex1( input reg [1:0] a,
input reg [1:0]b,
output wire c,
);
a
浏览 0提问于2021-11-22得票数 2
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我很难弄清楚我做错了什么。有人能看一看并指出正确的方向吗？
Library ieee;
USE ieee.std_logic_1164.all;
-----------------------------------------
ENTITY muxOuts IS
PORT
(X,CLK,SET : in std_logic;
Y : out std_logic_vector(1 downto 0);
Z2 : out std_logic);
END ENTITY;
ARCHITECTURE circuitDesign OF muxOuts IS
type state_type
浏览 1提问于2015-08-01得票数 0
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1回答
我们有一个大学项目，我们必须模拟一个用于DSP的MAC单元。对于模拟，我使用Aldec Riviera Pro 2014.06通过EDA操场。问题是，即使我初始化了一个名为add_res的32位签名信号，但在模拟时，它的值将始终显示为XXXX_XXXX。
这是design.vhd的代码
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
USE IEEE.numeric_std.all;
-----------------------------
ENTITY mac IS
PORT (B, C : IN SIGNED (15 DOWNTO 0)
浏览 1提问于2017-02-25得票数 0
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1回答
我试图制作一个测试平台来模拟一个工作的顶级模块(和子模块)，但是我无法让iverilog正确地处理top的输出(LEDS、RS232Rx和RS232Tx是物理引脚)
这是我在测试台上的尝试
module test();
initial begin
$dumpfile("test.vcd");
$dumpvars(0,test);
# 1024 $stop;
end
reg clk = 0; always #1 clk = !clk;
//reg rx,tx;
reg [7:0] opl;
top top1 ( .clk(clk), .RS232Rx(r
浏览 3提问于2016-03-01得票数 0
回答已采纳
我正在尝试从testbench文件调用接口文件中定义的任务。该任务定义为 task master_monitor(
output bit [ADDR_WIDTH-1:0] addr,
output bit [DATA_WIDTH-1:0] data,
output bit we
);
while (!cyc_o) @(posedge clk_i);
浏览 27提问于2019-01-23得票数 0
回答已采纳
为什么这段VHDL代码会导致边界检查失败？我的结果信号比要加的最宽的数字宽1位.所以它不应该溢出。我是不是遗漏了什么？
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity testbench is
end entity;
architecture sim of testbench is
constant dw :natural := 8;
signal arg1 :unsigned(dw-1 downto 0) := t
浏览 1提问于2019-08-01得票数 2
2回答
在Modelsim中可以接收和计算时间吗？ 例如，我想重置一个传感器。传感器复位需要60µs内的逻辑'1‘，因此我的代码发送它。我需要捕获testbench文件中的信号。我可以写这样的东西吗？ if signal = '1' for 60 us then... 这将类似于命令wait：wait for 100 us;，但反之亦然。 我试图通过创建一个额外的时钟信号并对上升沿进行计数来做到这一点。然而，我希望有一个更简单的决定。 upd。因此，在我的例子中，我没有一个正确的代码，但是我会尝试详细地解释。 entity testbench is
end entity te
浏览 30提问于2020-05-04得票数 0
3回答
我已经使用Vaadin TestBench设置了几个无头UI测试，但Jenkins在运行时由于许可而失败：
License for Vaadin TestBench 4 not found. Go to vaadin.com/pro for more details.
Vaadin文档声明要将许可证文件放在主目录中，特别是/Users/<home>，但这不是RHEL EC2实例的有效位置。
我已经尝试将我的许可文件放在/home/<user>和/home/<user>/中，甚至尝试创建/Users/目录，以防它被硬编码为只检查该位置。
我尝试修改Jenkin
浏览 0提问于2017-03-29得票数 0
3回答
在UVM中，testbench对DUT的内部寄存器没有任何可见性。那么，为什么要在UVM测试平台架构中镜像和创建寄存器模型呢？它有什么用途？
testbench不会知道在DUT中是否更新了任何状态位等，因为它只能访问它的输入输出端口。
浏览 1提问于2017-09-04得票数 0
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我为什么要：
# ** Error (suppressible): testbench.sv(27): (vopt-12003) Variable 'ar[0].subar[0]' written by continuous and procedural assignments. See testbench.sv(19).
# ** Error (suppressible): testbench.sv(27): (vopt-12003) Variable 'ar[0].subar[1]' written by continuous and procedural
浏览 8提问于2022-03-01得票数 0
回答已采纳
在.do中使用testbench而不是“ModelSim”文件有什么好处？
".do“文件允许我强制和检查端口。测试台似乎也是这样做的。那么，为什么要使用testbench而不是".do“文件呢？
谢谢!
浏览 0提问于2018-11-12得票数 2
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1回答
这是来自Testbench的以下VHDL语句；
size_data <= to_unsigned(16,16); // data stream is 16 bits in size
如何将其转换为verilog？
浏览 0提问于2018-04-29得票数 0
1回答
我试图理解UVM的分阶段机制，特别是在connect_phase()中。
UVM_INFO testbench.sv(14) @ 0: e2.c1.gc1 [connect] phase
UVM_INFO testbench.sv(14) @ 0: e2.c1.gc2 [connect] phase
UVM_INFO testbench.sv(39) @ 0: e2.c1 [connect] phase
UVM_INFO testbench.sv(14) @ 0: e2.c2.gc1 [connect] phase
UVM_INFO testbench.sv(14) @ 0: e2.c2.gc
浏览 7提问于2022-08-09得票数 0
回答已采纳
首先，有一个简单的加法实体：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_misc.all;
use ieee.numeric_std.all;
entity adder is
Port ( a : in STD_LOGIC_VECTOR(31 downto 0);
b : in STD_LOGIC_VECTOR(31 downto 0);
alu_out : out STD_LOGIC_V
浏览 5提问于2012-05-14得票数 1
回答已采纳
我遇到了一些奇怪的问题，工具提示仅在第1页上有效。如果我单击下一页，则看不到任何工具提示。
我使用的是jquery dataTable。我的示例代码是jsfiddle：
有什么想法吗？
var data = {
"sEcho": 1,
"iTotalRecords": 6416,
"iTotalDisplayRecords": 5,
"aaData": [{
"0": 421367,
"1": "
浏览 3提问于2013-04-01得票数 6
回答已采纳
这里是cod(第一个是测试平台，第二个是模块)。
`timescale 1ns/1ps
`include "not_example1.sv"
module testbench;
parameter BITS = 4;
logic [BITS-1:0] s_in;
logic [BITS-1:0] s_model_outs;
not_example1 #(.NUM(BITS)) not_model (.i_a(s_in), .o_y1(s_model_outs));
initial
begin
浏览 8提问于2022-10-29得票数 -1
我正在为spi奴隶和愿望总线编写代码。问题是testbench文件正确地显示了所有信号(testbench中使用的信号和端口)，但是当我试图在主代码中检查状态机时，它没有显示任何红线。我试图定义一个输出端口并将状态分配给它，但是它没有工作，因为我不知道如何将输出端口作为字符串，因为状态是这样的
TYPE wb_state_t IS
(
WB_IDLE,
WB_WRITE,
WB_READ,
WB_FINISH
);
SIGNAL wb_state : wb_state_t;
我希望将wb_state分配给输出端口，以便在testbench中检查状态
浏览 2提问于2022-04-27得票数 0
下面是一个计数器，旨在表示一个8位二进制数与8发光二极管，它正在模拟使用一个测试平台，但当运行模拟时，输出只是显示UU为led。
以下是我要测试的主要实体：
use IEEE.STD_LOGIC_1164.all;
use IEEE.STD_LOGIC_unsigned.all;
entity Lab_3_Source_File is
generic(N_BITS : integer := 8);
port(
btnd : in STD_LOGIC ;
clk : in STD_LOGIC;
led : out STD_LOGIC_VECTOR(7 downto 0)
);
en
浏览 3提问于2021-01-03得票数 1
回答已采纳
1回答
我使用的是vivado 2017.1，我的目的是计算FIR滤波器的功耗。我在xilinx ISE中使用verilog编码，并在vivado中导入这些文件。我已经在testbench中使用这些命令生成了.vcd和.saif文件。 initial begin
$dumpfile("test.vcd");
$dumpvars(1, testbench_FIR.uut);
end 我的问题是，如何同时使用.vcd和.saif文件来实现此目的。我知道这两个之间的区别。我可以上传.saif文件在电源报告的“切换”标签，但我找不到任何其他地方，我可以上传我的
浏览 107提问于2019-05-21得票数 0
3回答
我有一个大约1000行的大文件run_simulation.csh
#!/bin/csh
set config_dir = /proj/ABC/users/nhannguyen/work/verif/qc/input
set testbench_dir = /proj/ABC/us
浏览 0提问于2018-06-20得票数 0
2回答
我试图动态地向表中添加一个未知大小的列。为什么以下内容不起作用，或者我如何才能让上下文中的东西起作用？
DECLARE @size int
SET @size = 200
GO
ALTER TABLE Testbench.dbo.Certificate
ADD E35 NVARCHAR(@size)
这产生了：
@size附近的错误语法
上下文
DECLARE @size int
SET @size = 200
GO
ALTER TABLE Testbench.dbo.Certificate
ADD E35 NVARCHAR(@size)
GO
UPDATE
浏览 0提问于2019-06-10得票数 0
回答已采纳
我正在使用带有Aldec Riviera模拟器的EDA游乐场，我在这里有以下模块：
module alu(input logic [31:0] a, b,
input logic [2:0] alucontrol,
output logic [31:0] result,
output logic zero);
logic [31:0] condinvb, sum;
assign condinvb = alucontrol[2] ? ~b : b;
assign sum = a + cond
浏览 5提问于2021-05-23得票数 1
回答已采纳
我是systemverilog的新手。我学习了连接testbench和DUT的"interface“功能，但我在想的是，为什么我需要连接这两者？我不能简单地通过“邮箱”将testbench生成的测试用例传递给我的DUT吗？如果没有，那是为什么？
浏览 2提问于2019-03-27得票数 0
我看到人们使用记录类型的双向总线来模拟SystemVerilog接口语言结构，方法是在记录的每个字段上驱动输入或输出.我只是好奇为什么我的尝试做同样的事情不起作用？有什么好办法吗？
--Attemping to emulate SystemVerilog Interfaces using VHDL Record....
----------------------------------------------
-- DUT
----------------------------------------------
library ieee;
use ieee.std_logic_1164
浏览 10提问于2022-02-15得票数 3
所以我在C++11中找到了这个奇特的东西std::reference_wrapper，我发现它在未来的程序开发中可能会很有用。我试过一段时间，我认为它可以在某些情况下替换好的旧引用，以便更好地使用，直到我遇到以下错误：
#include <iostream>
#include <functional>
class testbench {
public:
int ownerid = 5;
bool camper = false;
};
class testing {
public:
testing(testbench &x);
浏览 3提问于2018-02-27得票数 2
2回答
不保留单元格的值
、、
发布了CellEditor。
import java.awt.Component;
import javax.swing.AbstractCellEditor;
import javax.swing.JComponent;
import javax.swing.JTable;
import javax.swing.JTextField;
import javax.swing.table.TableCellEditor;
public class UserCellEditor extends AbstractCellEditor
imp
浏览 0提问于2010-08-25得票数 2
回答已采纳
libdoc2testbench是Robot Framework的一个工具，它支持将测试结果导入imbus测试平台。根据Robot Framework文档，它将通过pip install robotframework-libdoc2testbench安装 我想在Ubuntu 18.04上安装它；在那里我得到了错误:找不到满足要求的版本robotframework-libdoc2testbench (from versions：)找不到与robotframework-libdoc2testbench匹配的发行版 向Gerhard致以最好的问候
浏览 12提问于2021-06-16得票数 0
我已经做了一个计数器模块，我似乎无法掌握计数器模块和testbench模块的初始块的执行顺序。
据我所知，我认为在verilog中，总是首先执行初始块。
在本例中，我将执行testbench模块，并且假设首先执行testbench_counter的testbench_counter块。
接下来，我认为计数器模块C将被执行，x_in的值将被更新为temp，而不需要C模块中的#1延迟。
但如果没有#1，或者将initial改为always@(x_in)，我就看到了。
所以问题是
是否会先执行计数器模块C的initial块，甚至在testbench的initial块之前执行？
如果我使用al
浏览 2提问于2018-09-30得票数 0
试图理解铸造的概念。
class base;
local string a;
function new();
a = "I am a";
endfunction
function void print();
$display(a);
endfunction
endclass
class ext extends base;
local string b;
function new();
b = "i am b";
endfunction
function void print();
$displ
浏览 9提问于2022-11-12得票数 0
回答已采纳
2回答
我有两个脚本，一个在另一个中被调用。
我试图使用命令行参数来运行这些参数，但问题是，参数没有被反映到第二个脚本中。
充分解释：
**Script 1 : run_simulation**
prelayout_${1}_${2}.v.gz
-input dump.sh
**Script 2 : dump.sh**
prelayout__${1}_${2}_tetsbench_ctl.
现在，当我执行./run_simulation edt_intest chain时，两个参数都会反映在第一个脚本中，而不是在第二个脚本中，也就是说，它仍然在读取prelayout__${1}
浏览 3提问于2017-04-03得票数 0
这是vhdl代码。这个没有错误
library IEEE;
use IEEE.std_logic_1164.all;
entity sel4_1 is
port( A, B, C, D : in std_logic;
SEL : in std_logic_vector(1 downto 0);
outsgnl : out std_logic );
end sel4_1;
architecture EX1 of sel4_1 is
begin
process(A, B, C, D, SEL)
begin
case SEL is
wh
浏览 1提问于2016-06-16得票数 0
回答已采纳
1回答
我是新手。
为了测试单个周期的mips cpu，我尝试使用下面的符号从testbench初始化寄存器。
CPU.IM.memory[i] = 32'b0
在这里，CPU是一个具有IM声明的模块(另一个模块)，内存在其中被声明为reg。
然而，Quartus verilog编译器抱怨它找不到对象引用。是否支持上述内容？我在内存中加载指令时遇到了类似的问题，我不想在测试平台上这样做，而不是在IM中硬编码或更改它。
TestBench.v
for(i = 0; i < 32; i = i + 1) begin
CPU.IM.IMReg[i] = 32'b0;
end
浏览 3提问于2015-11-30得票数 0
我正在开发一个包，它封装了一些Laravel用户逻辑，因为我希望在添加一些特性的同时保留本机实现。
这是我的包裹的composer.json
{
"name": "foo/bar",
"description": "A Laravel 5 package",
"authors": [
{
"name": "",
"email": ""
}
]
浏览 1提问于2015-08-03得票数 0
回答已采纳
在此示例中，如何创建可用于模块的两个端口的单个接口绑定语句：
module adderSubtractor2(
input clk,
input [7:0] a0,
input [7:0] b0,
input doAdd0, // if this is 1, add; else subtract
output reg [8:0] result0
`ifdef HAS_UNIT_2
,
input [7:0] a1,
input [7:0] b1,
input
浏览 0提问于2013-06-23得票数 0
回答已采纳
1回答
我试图在SystemC中模拟一个带有CABA (循环精确/位精确)模型的模块，它增加了两个数字。它有以下信号：
addition_CABA 模块
a：添加的输入号。
b：添加的输入号。
clk：时钟输入。
valid：当输入a和b可用时，输入信号变为1。
result：包含a + b结果的输出信号。
ready：当result准备就绪时，输出信号变为1。
为了测试该模块的结果是否正确，我创建了一个具有以下信号的testbench模块：
testbench 模块
result_tb：从addition_CABA模块接收结果信号的输入信号。
ready_tb
浏览 3提问于2016-06-10得票数 1
回答已采纳
我在使用ModelSim学生版10.2c运行Verilog项目时遇到了问题。所有的编译都没有错误，但是我在运行时得到了以下错误：
# vsim -gui work.testbench
# Loading work.testbench
# Loading work.circuit1_assign
# ** Error: (vsim-3033) C:/Modeltech_pe_edu_10.2c/examples/circuit1_assign.v(14): Instantiation of 'OR' failed. The design unit was not found.
浏览 8提问于2013-11-24得票数 3
回答已采纳
我有以下makefile文件，它似乎工作得很好：
HDRS = include/config.h include/opcode_def.h include/x86lib.h include/x86lib_internal.h
CXX ?= g++
AR ?= ar
TEST_CC ?= i386-elf-gcc
TEST_CFLAGS ?= -fdata-sections -ffunction-sections
CXX_VM_SRC = vm/x86lib.cpp vm/modrm.cpp vm/device_manager.cpp vm/cpu_helpers.cpp vm/ops
浏览 0提问于2017-11-14得票数 0
2回答
有没有一种方法可以在Verilog任务中强制任意连接到某个特定值，而不提前指定连接的名称或其分层路径？优选地，不必为每条可能的线路编写大量的if语句。
我的目标是足够模块化，以便这个任务可以用来从testbench的角度驱动任何连接。
下面是我希望做的例子：
task force;
input value;
input [8*N-1:0] string; // Assume N is large enough
begin
force ... = value;
end
endtask
其中的三个点“...”将是传入的连接的路径(例如counter0.clk0.i
浏览 4提问于2012-07-12得票数 2
回答已采纳
所以我正在尝试为EDA PLayground上的32位算术逻辑单元编写VHDL语言，但是我得到了一些我不太理解的错误信息，并且我不知道如何修复它们，有人能帮助我吗？我不能理解错误在哪里，我也不知道在我的代码中修改什么来修复它们。 以下是VHDL代码： library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_signed.ALL;
entity alu is
port(
A, B: in std_logic_vector(31 downto 0);
opcode: in std_log
浏览 133提问于2021-02-12得票数 0
回答已采纳
1回答
我想在Quartus里做个模拟。因此，我在赋值菜单中分配了一个Testbench。我的测试平台包括我的DUT(D)和一个额外的组件(E)，它仅用于模拟(因此这个组件包括不具有同步性的语句)。如果我将E从Testbench中删除，那么我的模拟就会运行，但是当我想将E包含在Testbench中时，我从modelsim中得到了错误：
my_testbench.vhd(197): (vcom-1195) cannot find expanded name "mylib.only_for_simulation".
如何使Quartus/Modelsim编译E文件？
浏览 0提问于2016-01-16得票数 7
回答已采纳
1回答
输出变量不计算
、、
这是一个找零计数器程序。更改计数正确，但其余部分计数不正确(remChange())。在看了几个视频和w3schools教程后，我还是想不通为什么会这样。我在每个函数的底部添加了一个returnChange，并且能够对最后两个函数进行四舍五入(从浮点数)。我在println中的浮点数做错了吗？我的返回标签放错地方了吗？我只是想通过数硬币然后找回零钱来让它工作。
这是我的代码:让我知道，我会在此期间研究。
fun main(args: Array<String>) {
var change = 10.88
getDollars(change)
getQua
浏览 5提问于2021-12-03得票数 0
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