显示未定义(XX)输出的Vivado行为模拟
Vivado是一款由Xilinx开发的集成电路设计工具，用于设计和验证FPGA（现场可编程门阵列）和SoC（片上系统）。
行为模拟是Vivado中的一种验证方法，用于模拟设计的行为并检查其功能是否正确。当我们在Vivado中进行行为模拟时，如果输出显示为未定义（XX），这意味着输出信号的值没有被明确定义或赋值。
这种情况可能发生在以下几种情况下：
- 信号没有被正确初始化或赋值。
- 设计中存在逻辑错误或未处理的情况，导致输出信号的值无法确定。
- 信号的赋值在模拟期间尚未发生。
为了解决这个问题，我们可以采取以下步骤：
- 检查设计中的初始化和赋值过程，确保所有信号都被正确地初始化或赋值。
- 检查设计中的逻辑，确保没有未处理的情况或逻辑错误。
- 确保信号的赋值在模拟期间已经发生，可以通过添加适当的时钟信号或触发条件来实现。
在Vivado中，我们可以使用Xilinx提供的一些工具和功能来帮助解决这个问题。例如，我们可以使用Vivado的信号探测器来跟踪信号的值，并检查是否存在未定义的情况。我们还可以使用Vivado的调试功能来逐步执行设计，并观察输出信号的值。
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1回答
我正尝试在Vivado中运行我的Verilog代码的行为模拟。然而，在模拟运行之后，它们并没有得到输出，而是显示为带有XX的红线，我认为这意味着它们是未定义的。 我试图更改Verilog文件顶部的时间刻度，如Xilinx论坛帖子所示，但这并没有解决我的问题。 下面是我的Verilog程序： module ctrl(
input clk,
input [5:0] A,
input [5:0] B,
input [3:0] C,
output reg [6:0] led
);
always @(posedge clk)
begin
浏览 60提问于2019-04-10得票数 0
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Vivado有一个模拟运行时设置，允许我设置模拟运行时间的限制。是否有办法将模拟运行时设置为无限？在测试平台上到达$stop命令之前，模拟还会运行吗？
浏览 4提问于2022-10-03得票数 0
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我用Verilog (Vivado)写了一个模块，并为它写了一个测试平台。模拟为我提供了测试平台所有变量的波形窗口。是否也可以在波形窗口中显示模块内的变量？(我正在使用Vivado 2015.4)
thx
浏览 9提问于2016-06-25得票数 0
1回答
Vivado模拟波形
、、、
关于vivado模拟的简单问题。 是否可以在VIVADO中继续波形模拟，一旦保存/关闭并重新打开它？ 我只能重新打开它，但一旦打开就无法重新运行。
浏览 11提问于2019-01-24得票数 0
我最近发布了一些与这项任务有关的内容，但我遇到了另一个绊脚石，似乎找不到解决办法。我有一个4位alu模拟，但我需要使用一个预先编写的测试平台提供给我的老师。我已经导入了测试工作台文件，并按照指示在源文件属性中选择了合并旁边的复选标记。
由testbench源文件检测到的我被测试的单元是我的项目的实体.vhd文件，所以所有这些都应该是好的，除了我模拟程序时，它只是按照正常的方式进行模拟，而在tcl控制台中没有关于测试台组成的任何断言的输出。
显然，我已经在谷歌上搜索并得到了更多关于如何做到这一点的说明，但是我无法获得针对vivado软件的具体说明。它谈到了xilinx，并且有一个进程窗口，在Vi
浏览 6提问于2017-04-10得票数 1
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在VHDL中，有没有一种方法可以在调用stop之前刷新输出缓冲区？(通常，他们想让你摆弄模拟器调用标志来做这件事...我更喜欢这个问题的代码解决方案) 换句话说，我想要停止，而不是$finish，而是在调用$stop之前刷新输出缓冲区； 示例： library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use std.textio.all;
use std.env.stop;
entity testit is
port(
clk : in std_logic
);
end entity;
浏览 34提问于2020-10-08得票数 0
1回答
我有一个行为模拟，它将模拟后所需的所有信息存储在一个.txt文件中。我需要运行这个模拟大约8000次与不同的参数，这是在MATLAB中生成的。我想运行一个具有不同参数的TCL脚本。到目前为止我所拥有的是：
在MATLAB中，我使用以下参数在批处理模式下调用Vivado：
system('C:/Xilinx/Vivado/2015.4/bin/vivado -mode batch -nojournal -nolog -notrace -source E:/Projects/Vivado/Test_Files/VivTCLstim.txt -tclargs 256 32 15 25790&
浏览 4提问于2016-04-20得票数 1
1回答
当我在Vivado (项目模式)中编辑VHDL测试平台(模拟源)时，背景语法检查似乎被禁用了:明显的语法错误，比如缺少分号或未定义的信号，没有用一条漂亮的红线加下划线(就像在所有设计源中一样)。
是否有一种方法可以激活测试台的自动后台语法检查？为什么有些文件没有语法检查，还有其他原因吗？
浏览 5提问于2017-05-12得票数 0
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3回答
我编写了一些vivado RTL，然后向实体的端口添加了一些vhdl属性，以定义Xilinx Vivado工具的接口，如下所示：
library ieee;
use ieee.std_logic_1164.all;
entity vivado_rtl_island is
port(
-- Clocks
i_m50_clk :in std_logic;
i_m50_rst :in std_logic;
浏览 5提问于2019-06-04得票数 2
1回答
我的代码是：
module circuilar_fifo;
localparam B=3,W=2;
input wire clk,reset,wr,rd;
input wire [B-1:0] wr_data;
output wire [B-1:0] rd_data;
output wire full,empty;
这不是声明输入输出的正确方法之一吗？但是为什么西林克斯vivado 2017.4 webpack版显示
未定义端口rd_data
为什么它会像这样显示？我哪里出问题了？我本可以在
module circular_fifo(
input wire [B-1:0] wr_data;
浏览 6提问于2020-05-04得票数 0
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一些背景： Vivado有一个CLI，可以通过windows提示符使用
C:/path_to_vivado/bin/vivado -mode tcl。
它静默地调用几个.bat文件，并设置几个环境变量，直到以下内容：
因此，基本上在这一点上，您有一个tcl解释器，它提供vivado对象、命令、接口等。
(例如lindex [get_parts] 0 )
目标：我想要的是使用python包装它。我已经有了一些有用的东西，但我想要更多我不知道如何实现的东西。
我想要的是这样的东西
代码：
import subprocess
from subprocess import PIPE, STDOUT
s
浏览 5提问于2019-11-05得票数 0
我有一个vivado项目目录，我想把它签入到git中。我所有的VHDL源文件都在"../hdl/“下的"vivado project”目录的一个目录下。
我的猜测是我只需要签入：
git add ./hdl/*.vhd
git add ./hdl/*.xdc
git add ./vivado_project/vivado_project.xpr
git add ./vivado_project/vivado_project.srcs/
vivado编译生成的文件的重置是输出垃圾，可以通过在签入的git文件上运行编译来重新创建吗？
这是正确的吗？
这基本上意味着以下vivado目
浏览 39提问于2019-08-08得票数 1
1回答
我有一个可以使用Vivado HLS (vivado_hls -f run_vhls.tcl)运行的tcl脚本。
当我使用内置的Vivado HLS tcl shell运行它时，它工作得很好。注意:显然外壳是基于Cygwin的(就像我做pwd时，它给出了: /cygdrive/c/etc)
当我使用Cygwin 运行tcl脚本时，它会生成所有hls输出，与内置的VHLS相比有两个警告/错误：
1. At the start of the run:
@I 10运行'C:/Xilinx/Vivado_HLS/2015.2/bin/unwrapped/win64.o/v
浏览 1提问于2015-09-22得票数 0
我使用的是Xilinx Vivado 2015.2 64位。
在运行下面的模拟时，我得到了以下错误：
FATAL_ERROR: Vivado模拟器内核发现了无法恢复的异常情况。进程将终止。
现在这个模块：
module q();
wire a,b;
endmodule
模块的测试工作台：
module tb_q();
reg a,b;
int gan [4] [$];
initial
begin
gan[2].push_back(67);
$monitor("gan= %p",gan);
end
endmodule
任何帮助都将深表感谢。
谢谢。
浏览 3提问于2016-09-18得票数 1
我通过执行以下步骤解决了这个问题:下载tar包而不是自解压bin包。
更新java和python版本的sudo apt-get install -y python3-pip
安装依赖项
sudo apt-get install -y libstdc++6
sudo apt-get install -y libgtk2.0-0
sudo apt-get install -y dpkg-dev
注意:如果没有ibtinfo5，应用程序将无法启动，没有libncurses5，模拟将失败。
`sudo apt-get install -y libtinfo5 libncurse
浏览 28提问于2022-01-19得票数 0
char a[3];
cin.get(a, 10);
cout << a << endl;
输入：xxxxxxxxxxxxxxxx
输出:预期：xx；接收：xxxxxxx <- length 10
问题是它是如何通过一个固定大小的数组工作的，但是cout在其中“超过长度内容”。
在我的机器上，输出行为不是未定义的，而是完全长度为10的。
浏览 0提问于2014-05-24得票数 0
例如，未定义行为的一个例子是整数溢出的行为。C11dr§3.4.3 3
int溢出是未定义的行为，但这是否适用于下面存在的循环，并且不使用现在超出范围的i的副作用？特别是，这个后缀增量规范有帮助吗？
..。在更新操作数存储值的副作用之前，对结果的值计算进行排序。第6.5.2.4条2
使用启用良好的C11进行不带警告的编译。
#include <limits.h>
#include <stdio.h>
int main(void) {
// Specified behavior when `i` has the value `INT_MAX`?
浏览 5提问于2016-11-10得票数 7
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#include "stdio.h"
int main (void) {
char xx[1000] = "hello";
sprintf (xx, "xyzzy plugh %s", xx);
printf ("%s\n", xx);
return 0;
}
：(错误)未定义的行为: xx在调用sprintf或snprintf时使用错误。引用:如果由于调用sprintf()或snprintf()而在重叠的对象之间进行复制，则结果是未定义的。
浏览 1提问于2011-03-08得票数 0
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我将一个变量的名称保存为字符串(它将从一个配置文件中读取)。我想评估这个环境变量，例如将它的值打印到控制台。我不知道该怎么做。
我现在的剧本：
@echo off
set env_var=VIVADO_BAT_PATH_2018_3
set str=set vivado_bat_path=%env_var%
%str%
echo "bat path: %vivado_bat_path%"
set str=set vivado_bat_path=%%env_var%%
%str%
echo "bat path: %vivado_bat_path%"
其目
浏览 4提问于2020-11-04得票数 0
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使用linux find命令，如何匹配路径中包含字符串'/ip/axi_pcie_0/‘的任何子目录？ 示例查找输出： ./rtl/vlog/project_1/project_1.srcs/sources_1/ip/axi_pcie_0
./rtl/vlog/vivado.2020.a02/vivado.2020.a02.srcs/sources_1/ip/axi_pcie_0
./rtl/vlog/vivado.2020.a02/vivado.2020.a02.srcs/sources_1/ip/axi_pcie_0/axi_pcie_0
./rtl/vlog/vivado.20
浏览 26提问于2020-11-21得票数 0
我已经在运行在Ubuntu20.04.3LTS上的计算机上安装了Vivado 2019.2。我已经在Google上安装了hls4ml。
我还指定了Vivado安装路径
os.environ['PATH'] = '/home/gegerin/Vivado_HLS/Vivado/2019.2/bin' + os.environ['PATH']
我遵循了这里的教程：
但是，当我运行命令: hls_model.build()时，我得到了以下输出
++++++++++++++++++++++++++++++++++++++++++++++++++++++
浏览 8提问于2021-11-02得票数 0
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1回答
所以我已经从Vivado 2015.4升级到了2016.2。我使用Vivado编译加密IP的模拟文件。当我启动Modelsim 10.4时，出现了一个新的错误：
sources_1/ip/output_buffer/sim/output_buffer.v(289): Module 'fifo_generator_v13_1_1' is not defined.
我注意到的第一件事是，在我的项目流程中，生成的模拟文件现在是verilog，这可能是我问题的根源，因为我通常模拟VHDL。
首先，我编译各种库，比如fifo_generator库：
compile_simlib -sim
浏览 4提问于2016-10-12得票数 2
一家供应商正在使用一种工具，可以将一些代码编译成原始的VHDL。他们不希望我看到原始代码，而是希望对输出文件进行加密。目前，他们使用Vivado将其加密到EDIF网表中。
在实现设计时，这是很好的；我把它当作一个黑盒，使用i/o的包装器并写入位流。他们向我保证他们的黑匣子设计是可行的。我确实看到我的资源使用量达到了我的预期，但是我想模拟和验证他们的结果。
当试图用modelsim模拟它时，它当然不知道如何解密这些文件。如果你把网表写成VHDL，你会得到这样的错误：
# ** Error: Formatter.vhd(58329): near "AES128-CBC": Unkn
浏览 79提问于2016-05-12得票数 1
1回答
假设我想要一个测试台模拟运行5000 to。有办法让测试员这么做吗？
我知道我可以在Vivado中编辑模拟运行时，但是我想要一种在代码中这样做的方法。
浏览 6提问于2022-09-30得票数 1
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2回答
我下载了Vivado免费的Web，并尝试模拟这样的简单项目：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity async_RS_trig is
Port ( R : in STD_LOGIC;
S : in STD_LOGIC;
Q : out STD_LOGIC;
nQ : out STD_LOGIC);
end async_RS_trig;
architecture async_RS_trig of async_RS_trig is
signal bQ,nbQ :
浏览 13提问于2014-09-10得票数 1
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2回答
多路复用器未模拟更改
、、、、
我是FPGA的新手，目前我正在尝试实现一个MUX。 目前，我的代码如下所示 entity mux4x1 is
Port ( S : in std_logic_vector(1 downto 0);
E : in std_logic_vector(3 downto 0);
Y : out std_logic);
end mux4x1;
architecture Behavioral of mux4x1 is
signal outputBuff: std_logic;
begin
Y <= outputBuff;
浏览 26提问于2020-12-25得票数 1
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我正在尝试设计一个带有vivado的AXI_master外围设备。我在vivado菜单中使用了axi外围生成器，并修改了生成的vhdl代码。
在vhdl代码中，有一个函数clogb2声明了以下代码：
function clogb2 (bit_depth : integer) return integer is
variable depth : integer := bit_depth;
variable count : integer := 1;
begin
for clogb2 in 1 to bit_depth loop -- Works for up to 32
浏览 12提问于2017-06-23得票数 3
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1回答
可能重复：
我编写了以下代码，令我惊讶的是它打印出来: xx: 1 zz: 0
我希望xx和zz都能打印为0。这是gcc 4.2，4.4和4.7在linux和达尔文上尝试的。通过一些研究，我发现x=x++是未定义的行为，但我希望(x++)首先执行并返回0。有人能揭示这种奇怪的编译器行为吗？
#include <iostream>
using namespace std;
int frwd(int aa) { return aa; }
int main() {
int xx = 0;
xx = (xx++);
cout << "xx:&#
浏览 3提问于2012-07-27得票数 0
当我运行模拟时，我得到了以下错误。 ERROR: [Common 17-39] 'launch_simulation' failed due to earlier errors. 这个项目运行得很好，但在重新安装相同的Vivado版本后，我在运行模拟时不断收到错误。我已经搜索和搜索了几次，有很多人最终出现了这个错误，但得到了不同的建议。老实说，我不知道这个错误意味着什么。 模拟让我参考了behav文件夹，打开了详细的日志，以了解有关错误的更多信息。 这就是它： Vivado Simulator 2017.1
Copyright 1986-1999, 2001-2016 Xi
浏览 717提问于2021-01-11得票数 0
代码：
var items = {}; //object to store everything
var ilist = [
//a couple items to pull data from
];
ilist.forEach(function(ilist, index){
var item = {
quantity: //getQuantity().text(),
type: //getType().text()
}
items["item"+index] = item;
});
console.dir(items
浏览 10提问于2016-07-30得票数 0
我试过Vivado和Quartus，但它们都很重，而且工具对于初学者来说非常复杂。对于正在学习VHDL的初学者，是否有一个轻量级的免费IDE +模拟器？
浏览 4提问于2014-08-15得票数 7
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我在cygwin下以TCL模式运行Vivado，并注意到我输入的一些命令没有得到任何输出。
据我所知，不返回任何内容的命令似乎是非内置的，或者是需要操作系统交互的命令。
考虑以下示例：
$ vivado -mode tcl
puts HelloTcl
****** Vivado v2015.4.2 (64-bit)
**** SW Build 1494164 on Fri Feb 26 04:18:56 MST 2016
**** IP Build 1491208 on Wed Feb 24 03:25:39 MST 2016
** Copyright 1986-2015 X
浏览 3提问于2016-07-15得票数 0
我需要一些关于Vivado 2015.4的帮助。VHDL
我已经在我的项目中添加了一个testbench文件，其中有一些错误。在我修正了这些错误之后，但当我重新运行模拟时，它不工作了，因为之前有相同的错误。
因此，这些变化没有得到承认。因为我失踪了的一些原因。
我保存了文件，我还试图通过在层次结构中向上移动它来更改编译顺序，但没有更改。这里我漏掉了什么？其中一定有我没有设置的设置，因为即使重启Vivado也无济于事。
浏览 1提问于2016-05-18得票数 1
1回答
我完成了对红色火锅板的，现在我能够从运行在SoC上的linux机器发送命令到它的FPGA逻辑。
我想进一步修改这个项目，以便我可以控制通过红色皮塔亚斯的DAC发送的信号的相位。第一个GPIO端口的一些引脚(从7到1)仍然未使用，所以我开始从操作系统中设置它们，并使用红色的pitaya来确认它们是被设置的，而不影响Antončnik的“高带宽平均器”的功能。
然后，我将设置为相位偏移可编程模式为“流”模式，这样就可以使用当前控制红色火锅LED的比特动态配置它。我使用一些切片将我的信号连接到 IP核，这反过来又驱动了DDS编译器。
不幸的是，DAC只是给了我一个恒定的输出500 mV。
浏览 5提问于2020-02-17得票数 0
1回答
我正在运行我的芯片设计代码的合成(Verilog)在Vivado。行为模拟效果很好。但是，在合成过程中，它返回以下错误：
**[Synth 8-27] - primitive not supported**
这是Vivado抛出此错误的代码：
primitive VIS_mux (q, d0, d1, s);
output q;
input s, d0, d1;
`protect
table
// d0 d1 s : q
0 ? 0 : 0 ;
1 ? 0 : 1 ;
? 0 1
浏览 9提问于2022-08-05得票数 1
回答已采纳
使用Vivado 2016.2模拟器时，我需要将int类型转换为System Verilog中的字符串，但不支持$cast和$sformatf。为了成功地将int类型转换为字符串，我还可以使用哪些其他函数或方法？
浏览 16提问于2016-09-22得票数 2
回答已采纳
在Vivado中运行"Implementation“步骤时，会创建一个SDF文件以及用于实施后功能/时序模拟的网表。当我在此SDF文件中更改延迟约束并运行Timing Simulation时，SDF文件被重写，编辑的约束被移除，替换原始值。
有什么帮助吗？
来自Xilinx文章的链接：
浏览 29提问于2018-02-27得票数 0
1回答
这就是我想要回答的问题。
设计并模拟一个2位计数器，在重置后计数“00”、“01”、“10”、“11”、“00”、“01.”同步到时钟上升的边缘。
我的代码只增加一次z输出，然后在01上用Vivado 2017.2进行模拟时停止！我的密码怎么了？我需要一个测试台吗？如果是这样的话，我如何知道我需要一个测试平台来模拟代码？
这是我的代码：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.numeric_std.all;
entity twoc is
Port (reset : in std_logic;
ck : in std_l
浏览 1提问于2018-10-28得票数 1
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1回答
这个问题是关于理解在Vivado中内置的TCL8.5中特定正则表达式的行为，特别是or-ing，我得到了意想不到的结果：
我使用正则表达式为命令行缩进了一个文本块。我的第一个想法是将每个newline替换为一个newline和一些spaces (为了清晰起见，在这里替换为X )，以便进行缩进，因此：
puts [regsub -all "\n" "foo\nBar\nBaz" "\nXX"]
foo
XXBar
XXBaz
这不会缩进第一行，以匹配我使用^的第一行。
puts [regsub -all "^" "foo\n
浏览 2提问于2017-12-27得票数 9
回答已采纳
1回答
我正在开发一个打开Zynq板的应用程序。我开发了在ARM主机上运行的C代码，并为PL实现和综合了这些代码。我在PL和PS之间有数据传输。但是，我没有董事会。我想测试我的程序并评估我的系统(资源，吞吐量和延迟，…)。
有什么办法能得到这个吗？有模拟器吗？我如何才能看到在PL和PS之间传输的数据的价值。我只使用sdk的vivado环境。
谢谢
浏览 5提问于2016-08-31得票数 1
2回答
使用Vivado 2015.1，我尝试使用分层名称来访问我设计的顶级模块上的对象。模拟运行良好，但我收到以下合成错误：
[Synth 8-660] unable to resolve 'top' ["child.sv":3]
module top()
logic foo;
endmodule
module child()
always(bar) begin
logic top.foo <= bar;
end
endmodule
有什么想法吗？
浏览 0提问于2015-06-25得票数 4
module Test( input i );
(* MARK_DEBUG = "TRUE" *) reg b;
always @(i)
begin
if(i)
b = 1'h0;
else
b = ~b;
end
endmodule
在合成此代码之后，在使用ModelSim模拟器进行后合成-仿真过程中，我得到以下结果：
**错误(可抑制)：(vsim-3601)迭代极限为10000000，时间为20 ns。
但我对行为模拟阶段没有问题。
似乎Vivado会自动将"b“信号添加到敏感度
浏览 2提问于2016-12-27得票数 2
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如何在VHDL中的generate语句中使用记录数组？下面是我所做的，它通过合成和实现在Vivado (2021.1)。然而，当我模拟它时，它显示没有任何记录信号被分配，而且总是"U“。我也无法在generate语句中找到端口映射中使用的记录字段的任何示例。
type record_a_t is record
a : std_logic;
b : std_logic_vector(7 downto 0);
c : std_logic_vector(3 downto 0);
d : std_logic;
e : std_logic;
end rec
浏览 13提问于2022-06-13得票数 0
我目前正在编写一个测试，以检查在各种FPGA供应商工具中是否正确地合成/模拟了time类型。一个角落的例子是使用实文本作为时间值的抽象文字，例如：1.001 us。
IEEE Std。1076-2008，第5.2.4.1节或IEEE Std。1076-1993，第3.1.3节，第8段规定：
有一个与物理类型的每个值相对应的位置号。与单位名称对应的值的位置号是由该单位名称表示的主单元数。与带有抽象文字部分的物理文字对应的值的位置数是最大整数，它不大于抽象文字值的乘积和所附单位名称的位置号。
根据TIME的定义(见第16.2或14.2节)，主要单位是飞秒，因此，1 us的位置数为1,000
浏览 9提问于2016-01-11得票数 3
回答已采纳
1回答
我已经使用Vivado Logic Analyzer好几个月了。相信我，我花了很多时间才能正确地看到波形上的调试信号。我通常在模块设计上标记调试信号，然后合成和生成比特流。
如果有人能告诉我调试信号的正确顺序，以及是否首先使用Vivado或SDK对设备进行编程，将不胜感激。同时也请澄清以上几点。
非常感谢
问候
浏览 2提问于2015-05-13得票数 0
根据以下两条规则：
使用以"_“+大写字母开头或包含双下划线的标识符是未定义的行为。
在->编译器不应该编译的constexpr表达式中不允许有未定义的行为。
那么为什么编译器没有抱怨这一点呢？
constexpr int _UB() {return 1;}
int main() {
constexpr int a = _UB();
return a;
}
此外，我还看到许多专业的、符合MISRA的代码似乎违反了这个命名规则，例如，请参见。
#ifndef __STM32F732xx_H
#define __STM32F732xx_H
所有这些l
浏览 24提问于2021-12-06得票数 3
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我要处理50个文件，然后将每个文件的输出写入.csv文件，但是，它只向.csv文件提供最后一个文件输出
with open('output.csv','a+') as out:
out.write(filename)
out.write('\n')
out.write('\n')
out.write(';''Golden readback from vivado before fault-injection')
out.write(';'&#
浏览 0提问于2017-05-27得票数 0
我正在使用Ubuntu14.10 x64和Vivado设计套件2014.4的清晰安装和更新1。Vivado运行，但是Vivado HLS在启动时崩溃，没有任何错误。
user@user-Precision-M4800:/opt/Xilinx/Vivado_HLS/2014.4/bin$ ./vivado_hls
================================================================
Vivado(TM) HLS - High-Level Synthesis from C, C++ and SystemC
Version 2014
浏览 7提问于2015-04-16得票数 3
回答已采纳
1回答
我正在尝试模拟D触发器的亚稳态。使用Xilinx ISE和Vivado中的理想时钟生成，我看不到亚稳定现象。我需要指定具有上升和下降时间的时钟，以使亚稳态发生。我找不到一种在Xilinx中这样做的方法。欢迎对此提出任何建议。
浏览 0提问于2017-01-15得票数 0
我有一段Vivado模拟器似乎不支持的代码(导致错误: XSIM 43-3209 - Unsupported )：
assign b = {<<{a}};
我想知道是否可以将此代码更改为以下代码：
assign b = a<<1;
有没有人能确认一下上面的两行是一样的？请注意，a和b都是8位宽。谢谢!
浏览 10提问于2016-09-01得票数 0
回答已采纳
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