来自vhdl程序员的verilog中的泛型
泛型（Generics）是一种在编程语言中实现参数化类型的机制，它允许我们编写可以适用于多种数据类型的代码。在Verilog中，泛型是一种用于参数化模块的特性。
泛型在Verilog中被称为"参数"（Parameters），它们可以在模块定义中使用，并且可以在实例化该模块时进行配置。通过使用泛型，我们可以在不修改模块代码的情况下，根据需要灵活地改变模块的行为和功能。
泛型的分类：
- 数值型泛型：可以是整数、实数或时间类型的泛型。它们用于指定模块中的常量值或计数器的大小。
- 字符串型泛型：用于指定模块中的字符串常量，如文件名或消息。
- 布尔型泛型：用于指定模块中的布尔常量，如使能信号或选择信号。
泛型的优势：
- 代码重用：通过使用泛型，可以编写通用的模块，可以在多个项目中重复使用，提高代码的可维护性和可重用性。
- 灵活性：泛型允许在实例化模块时进行配置，可以根据需要改变模块的行为和功能，提高代码的灵活性。
- 参数化设计：通过使用泛型，可以将模块的参数与具体的实现分离，使得设计更加灵活和可配置。
泛型的应用场景：
- 参数化模块：通过使用泛型，可以实现参数化的模块设计，根据不同的参数配置生成不同的模块实例。
- 通用库函数：通过使用泛型，可以编写通用的库函数，可以适用于多种数据类型的处理。
- 系统级设计：在系统级设计中，泛型可以用于配置不同的模块和组件，实现灵活的系统配置。
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我目前正在尝试在我的Verilog设计中使用某些遗留的VHDL代码。虽然可以在Verilog中实例化VHDL模块，但我找不到在Verilog中调用VHDL函数的方法。(除了将其包装在VHDL模块中并实例化该模块之外)。有没有办法在Verilog中直接调用VHDL函数？
浏览 1提问于2016-04-21得票数 5
1回答
上下文
我正在用modelsim/questasim开发一个用verilog/VHDL模块共同模拟的systemC仿真环境。
我的Verilog模块使用参数来设置每个模块，我的VHDL模块使用泛型来设置每个模块，如果需要的话，我的systemC模块可以使用模板复制这些模块。
下面的讨论非常相似，但我不能使用sc_main，因为有Modelsim：
问题
我希望能够使用verilog参数实例化systemC模块
示例
下面是一个最小的(不起作用的)示例：
Verilog文件
module submodule
#(
parameter parameter1 = 32
}
(
inp
浏览 11提问于2021-08-06得票数 0
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我希望替换Verilog模块()中的一些通用同步代码。代码是一个标准的2触发器同步器.
always @ (posedge clk_i or posedge rst)
begin
if (rst)
begin
rx_sync_tmp <= 1'b1;
rx_sync <= 1'b1;
end
else
begin
rx_sync_tmp <= rx_i;
rx_sync <= rx_sync_tmp;
end
end
VHDL中的实体声明也很简单：
e
浏览 2提问于2015-08-26得票数 2
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下面的代码在Verilog中实现了一个Delta-sigma DAC，它来自一个Xilinx应用程序说明，我想编写等效的VHDL代码。我对Verilog一无所知，我是VHDL的初学者，所以我不得不做很多猜测，可能是初学者的错误(下面的代码)。我不确定翻译是否正确，有人能帮忙吗？
原版Verilog
`timescale 100 ps / 10 ps
`define MSBI 7
module dac(DACout, DACin, Clk, Reset);
output DACout;
reg DACout;
input [`MSBI:0] DACin;
input Clk;
input Re
浏览 5提问于2010-12-31得票数 3
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我需要一个与下面的Verilog模块完全相同的VHDL实体/体系结构，它使用$setup关键字来检查输入的时间。有没有一种不用混合Verilog模拟的方法在VHDL中本土地做到这一点？
`timescale 1ns/10ps
module sim_check_setup_posedge(
input wire data_event,
input wire ref_event
);
reg notifier;
specify
specparam tSU = 1; // 1 ns
$setup(data_event, posedge ref_event,
浏览 2提问于2022-06-14得票数 0
我正在尝试转换一些Verilog代码，它从UART模块的更快时钟中产生一个较慢的时钟。最初的verilog代码是基于fpga4fun.com上的模块编写的，这是我将其翻译成基于VHDL的设计的尝试。
entity baud_generator is
generic(
f_clk : integer := 50000000; -- default: 50 MHz
baud : integer := 115200; -- default: 115,200 baud
accum_width : integer := 16;
accum_inc : integ
浏览 3提问于2011-05-24得票数 5
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在Verilog中，我可以定义一个参数，然后用它来定义另一个参数。例如：
module stuff1 #(
parameter AW = 16,
parameter DW = 16,
parameter FW = AW + DW + 2,
) (
input wire [AW-1:0] adr,
input wire [DW-1:0] dat,
output wire [FW-1:0] fifo
);
endmodule
我如何在VHDL generic中做类似的事情？示例：
library ieee;
use iee
浏览 1提问于2019-05-03得票数 0
我们的模拟器允许VHDL / Verilog混合，我们的设计使用用VHDL编写的IP (否则，我们的设计主要是Systemverilog)。我们遇到了问题，因为参数重写不能正常工作，我们从模拟器的文档中找到了以下语句：
默认情况下，当在VHDL设计单元内实例化Verilog模块并完成默认绑定时，VHDL泛型将使用位置映射映射到Verilog参数。
这是说VHDL泛型到Verilog参数的映射是使用位置映射完成的，而不是命名映射。模拟器提供了一个特殊的选项，可以将绑定规则更改为“命名映射”，从而解决了我们的问题。
我的问题是，当涉及到VHDL中的Verilog (还是Verilog中的VHDL
浏览 0提问于2018-07-31得票数 0
我有一些Verilog代码如下：
module bus_fifo #(
parameter DEPTH_WIDTH = 0,
parameter DATA_WIDTH = 0
) (
input wire clk,
input wire rst,
input wire [DATA_WIDTH-1:0] wr_data_i,
input wire wr_en_i,
output wire [DATA_WIDTH-
浏览 0提问于2019-04-27得票数 1
8回答
如今，用VHDL或Verilog进行硬件设计更像是编程。然而，我看到大家对VHDL/Verilog编程的讨论并不是那么积极。
有没有用Verilog/VHDL/SystemVerilog或SystemC进行硬件设计的论坛？
浏览 1提问于2010-07-01得票数 26
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我在文档中找不到用icarus将VHDL代码转换为Verilog的例子。我发现了如何对VHDL 做verilog。我试图修改命令以在上执行VHDL转换：
$ iverilog -tvlog95 -o button_deb.v button_deb.vhdl
button_deb.vhdl:3: syntax error
I give up.
但我有语法错误。我的VHDL代码错了吗？或者是iverilog命令出错了？
浏览 14提问于2016-01-06得票数 1
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1回答
我有一个VHDL代码，它需要一个元素数组作为泛型。COEF_LIST : coef :=(0,0,1,1,2，-2,1，-2,1)
如何将新的COEF_LIST集从系统verilog测试平台发送到VHDL实体？
VHDL中的泛型与verilog中的参数相同。
我宣布coef为
parameter real COEFF[8:0] = '{0,0,1,1,2,-2,1,-2,1};
在系统中。
我尝试使用(在我的verilog测试平台)传递
vhdl_entity #(
.COEF_LIST(COEFF)
)
我得
浏览 3提问于2014-06-03得票数 0
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在verilog中，我可以通过使用标准verilog模拟器标志将测试用例的名称传递到模拟中：
+define+TESTCASE=\"mytestcase.txt\"
然后，在verilog代码中，我可以这样做：
//Verilog
fid = $fopen(`TESTCASE);
然而，在VHDL中，我并不是不知道达到类似效果的最佳方法。基本上，我想运行一个shell脚本来调用VHDL模拟器并编译我的VHDL源代码，但是为了以某种方式传达我想要作为VHDL模拟器外部的VHDL字符串运行的测试用例的名称。例如：
$ perl RunVhdlSimulation.pl --test
浏览 1提问于2019-05-22得票数 1
我想访问VHDL中的Verilog模块。除其他外，Verilog模块具有输入参数：
parameter int unsigned RST_CYC = 100_000;
下面的VHDL是否等价于映射？
constant RST_CYC : unsigned := d"100_000";
浏览 5提问于2022-03-29得票数 0
我发誓vivado有一个错误，因为它从不刷新RTL文件verilog或vhdl的任何接口更改，当它被粘贴到带有"add模块“的”块设计“中之后.
让Vivado块设计器看到文件更改到verilog或vhdl文件的接口到“块设计”中的秘诀是什么？
然后你试图通过删除块设计中的"rtl模块“来强迫它，但是不知怎么它仍然缓存并且看不到它，所以你最终破坏了你的项目并重新设置它，因为vivado是这样的POS工具.
所以，我的问题是，软件中的秘密重置按钮在什么地方可以让它看到rtl界面在“块设计”中的变化，而不会抹掉你的vivado项目，然后重新开始呢？
您是否需要选择某个工具命令或菜单
浏览 1提问于2019-06-07得票数 3
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我已经定义了一个VHDL常量，我用它作为" generate“语句中的一个开关，用于生成代码的一部分还是跳过它。我有一个Verilog模块在相同的顶层，我想做一些类似的事情。我希望在Verilog的"ifdef“语句中使用VHDL常量来实例化或跳过Verilog模块。我有什么办法可以达到这个目的吗？因为我知道VHDL常量不能在Verilog "ifdef“语句中使用。
-谢谢，-鲁迪
浏览 1提问于2014-05-08得票数 2
我对vhdl和系统verilog完全陌生。我必须重新编写包含以下行的vhdl文件：
library ieee;
use ieee.std_logic_1164.all;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
我是否必须包括一些符合系统verilog标准的类似库？在系统verilog中，代码应该是什么样的呢？
浏览 4提问于2014-11-24得票数 0
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我试图连接VHDL模块的输出整数端口到信号。这个信号将连接其他模块。(这个模块用Verilog写)。但我遇到了这个
错误:在跨语言边界的组件实例化中不支持VHDL整数数据类型。端口"fifo4_frame_number“是连接到Verilog端口的整数VHDL信号。
我还必须说，我可以生成比特流。没有问题。
浏览 9提问于2019-09-23得票数 0
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如果我在verilog中显示这条总线，它都是红色的x： // VERILOG: unassigned signal sigx
reg [15:0] sigx; //displays as RED in gtkwaves 如果我用VHDL语言显示这条总线，它全是绿色的u，这很容易漏掉： -- unassigned signal sigu
signal sigu : std_logic_vector(15 downto 0); --displays as GREEN?! in gtkwaves 如何为VHDL正确配置gtkwave，使其具有与verilog相同的行为，将未知值显示为红色而不是绿色
浏览 10提问于2019-05-15得票数 0
在任何版本的VHDL中，可能在2008年，在声明之前使用某种类型吗？
例如，在实体的体系结构中有一个数组声明：
type my_array is array (integer range <>) of my_type;
仍然在相同的体系结构部分，但在后面的文件中，我有以下内容：
type my_type is record
my_field: signed(31 downto 0);
end record;
现在，这在Vivado中产生了以下错误：
未声明Synth 8-1031 my_type
当然，解决方案是将记录声明移到数组声明的上方。然而，随着类型数量的增
浏览 5提问于2016-09-21得票数 1
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1回答
我想为ASIC标准单元库合成一个vhdl设计，以找到电路面积的要求。我如何为虚拟硅(VST)标准细胞库UMCL18G212T3或UMC L180 0.18m使用Yosys？Yosys是否支持vhdl代码，还是需要用verilog编写？
浏览 1提问于2019-05-29得票数 0
3回答
我有一个vhdl设计，需要适应不同的变体。如果能够从makefile生成配置，那就太好了。生成一个项目的makefile已经准备就绪，并且正在工作。
我想避免对不同的项目有不同的非常相似的文件。项目之间唯一的区别是某个地方有几个行，其中一个行包含了一堆vhdl文件(和组件)，而另一个不需要这些文件(和组件)。
我想避免有两个不同的顶级vhd文件，例如。相反，我希望在顶级文件中使用条件，以便包含(或不包括)其他vhdl文件和组件，具体取决于项目。
你对怎么做有什么建议吗？
我曾尝试使用外部预编译器(gcc的)，但无法使它工作。此外，我并不想强迫其他开发人员安装gcc，或者在Xilinx中无法使用
浏览 11提问于2010-02-10得票数 2
输入文件是一个tcl脚本，如下所示：
set PATH /user/abc/path
set PATH2 /user/abc/path2
...
read_verilog ${PATH}/src/vlog/code_1.v
read_verilog $PATH/src/vlog/code_2.v
read_vhdl ${PATH2}/src/vhd/code_3.vh
read_vhdl $PATH2/src/vhd/code_4.vh
[other commands ...]
需要检查源文件是否存在，并打印出无存在文件。如果不存在任何文件，则输出如下：
read_verilog ${PAT
浏览 6提问于2017-06-07得票数 1
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我需要一个使用Verilog的VHDL事件的等价物。
这是一个从VHDL到Verilog的转换示例(注意:我需要在同一进程中同时使用posedge和negedge )：
process (CLK, I) begin
if (I'event and I = 1) then //posedge
x <= x + 1;
elsif (I'event and I = 0) //negedge
x <= c + 2;
end if;
if (CLK'event and CLK = 1) // posedge
a <= b + 1;
浏览 0提问于2014-10-28得票数 0
我一生都在使用VHDL，并且只使用Verilog很短的时间，我必须在Verilog中为一个非常大的数组创建一个逻辑，并根据输入的条件将它分配给1或0。
这是我的VHDL代码
if (data_track == '1' ) then
my_array(MAX-1:MIN) <= (others=> '1');
else
my_array(MAX-1:MIN) <= (others=> '0');
end if;
MAX和MIN是块的参数，根据我们访问的系统类型在综合过程中
浏览 0提问于2015-06-09得票数 4
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VHDL和Verilog具有相同的用途，但大多数工程师都喜欢这两种语言之一。我想知道谁喜欢哪种语言。
关于Verilog和VHDL之间的分离，有许多神话和共同的智慧。(ASIC / FPGA、欧洲/美国、商业/国防等)如果你四处打听，人们会一遍又一遍地告诉你同样的事情，但我想知道这些神话是否基于现实。
所以我的问题是:有谁能提供定量数据的来源来说明谁使用VHDL，谁使用Verilog？再说一次，我在寻找数字，而不是直觉和一般的指示。
浏览 11提问于2011-02-11得票数 13
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我有一个signal dataIn : std_logic_vector ( 15 downto 0);
我想提供一个小于16位的输入，例如dataIn <= x"000a"，这些比特占据了最重要的比特，其余的则为零。在verilog中，您可以很容易地做到这一点，但是在VHDL中，您会得到错误：
“字符串长度不匹配定义的匿名整数子类型t.”。
我知道如果您使用16x"bit_string"可以解决这个问题，但这只适用于VHDL-2008，而且ghdl还不支持VHDL-2008。
是否有任何方法用于IEEE Std 1076-2002？
浏览 0提问于2019-05-19得票数 1
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我在VHDL中定义了以下变量，我需要将它们转换为Verilog。我首先在VHDL中列出变量，然后尝试转换它们：
VHDL代码
constant ValueLoad : std_logic_vector (11*24-1 downto 0) :=
b"0011010_0_0001111_000000000"&
b"0011010_0_0000000_000011111"&
b"0011010_0_0000001_000110111"&
b"0011010_0_0000010_001111001"&
浏览 2提问于2017-05-18得票数 0
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2回答
我正在模拟一种基于处理器的设计，其中程序内存内容保存在BRAM中。我正在用VHDL (推理BRAMs)实现程序存储器。我尽量避免使用CoreGen，因为我想让设计保持可移植性。最终，这一设计将由FPGA完成。
我想知道是否有一种方法可以使用VHDL泛型初始化BRAM的内存内容？我知道Coregen使用COE文件来初始化BRAM，但是我们有一种基于VHDL代码的方法来做到这一点吗？
也请让我知道你的替代建议。
浏览 2提问于2012-05-12得票数 4
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我试图使用vsim命令中的-g开关将多个VHDL泛型传递给Modelsim 10.7b中的testbench。如何传递多个泛型，其中所有泛型都在另一个字符串/文件中定义。
简而言之:当我用
set generics "-gHEIGHT=1 -gWIDTH=2" vsim $generic work.test仅是第一个通用的，即高度正在发生变化。宽度不是得到值2，而是保留在实体初始化的值。
test.vhd文件：
library IEEE;
use IEEE.std_logic_1164.all;
entity test is
generic (
HEIGHT
浏览 6提问于2019-12-02得票数 0
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我正在把一段VHDL代码翻译成Verilog。有人知道如何翻译这篇文章吗？
VHDL代码：
U1 : CORRECTION
port map(
CONFIG => CONFIG,
MAC(0) => MAC(0),
MAC(1) => MAC(1),
MODD => MODD,
我在Verilog中试过了，但是...
CORRECTION U1 (
.CONFIG (CONFIG),
.PWM (PWM),
.MAC (MAC),
// .MAC[0] (M
浏览 1提问于2015-10-11得票数 1
1回答
在用Verilog编写的rtl源代码中，有一个变量
event start_simulation;
我想从一个用VHDL编写的测试工作台文件中执行-> start_simulation;。
VHDL中对应的句子是什么？
浏览 3提问于2020-01-31得票数 1
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我有一些关于凿转换的问题。我知道这是理论上的，但如果有人能给出他的意见就好了。
1)我想问为什么Chisel不专注于VHDL / SystemVerilog转换。虽然Verilog和VHDL是一样的，但在一些国家，尤其是欧洲，他们更喜欢VHDL。2)类似地，仿真模型采用C++模型。为什么不使用SystemC来实现这个目的呢？
我读了一些笔记，发现FIRRTL是转换CHISEL-->FIRRTL--> Verilog和CHISEL-> FIRRTL--> C++模型的中间人。
使用(低)FIRRTL规格来转换VHDL语言和SystemC模型是一个好主意吗？
浏览 6提问于2018-03-31得票数 5
我有两个代码，一个是Verilog的，另一个是vhdl的，它用一个16位二进制数来计算一个数字。两者都做同样的事情，但是在使用Xilinx进行合成之后，我得到了不同的合成报告。
Verilog代码：
module num_ones_for(
input [15:0] A,
output reg [4:0] ones
);
integer i;
always@(A)
begin
ones = 0; //initialize count variable.
for(i=0;i<16;i=i+1) //for all the bits.
浏览 3提问于2017-11-04得票数 1
我需要一些关于VHDL的提示。我对它很陌生，所以请善待我。
我编写了一个模块，并注册了输出(这是一个进位保存加法- CSA)。我在设计的某些部分使用了这个模块。
现在我必须使用相同的模块，但是我需要删除输出寄存器(我需要以组合的方式使用)。我知道我可以复制和粘贴VHDL代码，并使用不同的实体，但在我看来，这有点不雅。
我想使用一个泛型参数，但我不知道从哪里开始。谁能给我个提示吗？
浏览 0提问于2014-12-15得票数 0
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1回答
我有一个VHDL语言设计，有两个架构，分别是fast和slow。我希望能够在模拟/细化时使用命令行和泛型在它们之间进行选择。
我不知道如何选择配置，即使用VHDL泛型实例化具有我想要的体系结构的组件。
有没有办法做到这一点，或者我是否需要使用generate语句并硬编码所选的体系结构？
浏览 0提问于2019-07-16得票数 1
为了在我的测试平台中引入一些随机性，我想使用以当前Unix时间或时代为种子的伪随机数。在VHDL中是否有(不可综合的ofc)功能？我需要它在VHDL 2008工作。
浏览 4提问于2022-03-22得票数 0
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1回答
我有下面这行verilog代码，我想把它转换成vhdl：
assign {cout,sum} = ( add ) ? ( in_a + in_b + cin ) : ( in_a - in_b - cin );
我该如何在vhdl中做到这一点？
浏览 4提问于2012-11-30得票数 1
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我是个新手。我使用vhdl中的整数输入和输出构造了我的代码。现在，我想在verilog中构造相同的代码。但是我知道verilog中的输入端口不能是整数类型的。我们能做些什么。我更喜欢一个可合成的答案。
vhdl代码：
LIBRARY ieee;
USE ieee.All;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
ENTITY adder_5 IS
PORT (
a : IN integer ;
b : IN integer;
c : OUT integer
);
END adder_5;
ARCH
浏览 3提问于2016-04-16得票数 2
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我希望使用VHDL-2008在我的generic部分中创建一个自定义类型。但是，在Modelsim中，我立即得到了这个代码中的一个错误。错误是：
**错误: C:/Projects/source/My_Mux.vhd(35)：近“is”；‘or’
请注意，第35行是下面的type t_Array：
entity My_Mux is
generic (
g_MUX_INPUTS : integer := 2;
type t_Array is array (0 to g_MUX_INPUTS-1) of std_logic_vector(7 downto 0)
浏览 2提问于2016-01-12得票数 1
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2回答
VHDL从实体提取常数
、、、
我的VHDL设计通常包含一个合理层次的“块”(实体)：子块由多个子块组成，由多个子块组成，等等。
在驱动给定块的输出之前，我通常不得不等待匹配内部块的输出。当我更改内部块并且它们以不同的延迟结束时，我必须手动重新计算如何补偿相邻块的延迟。如果更新影响到给定块的总体延迟，则必须在包含给定块的任何较高级别块中重复该过程。
如果一个块能够“告诉”调用实体它的延迟是什么，并自动计算这些补偿，就会简单得多。
有什么好办法吗？就像一个通用输出？
浏览 6提问于2016-10-07得票数 2
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这是一个由这个问答对启发的问题：
这些问题询问Verilog代码如何控制执行模拟器(QuestaSim)。我也看到了类似的VHDL问题和方法。
，所以我的问题是：
为什么仿真(从)应该有它的模拟器(主人)的力量？
什么是典型的用例？
进一步阅读：
用语言实现的Tcl解释器
浏览 4提问于2016-06-20得票数 6
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3回答
我记得在大学的时候，我为FPGA写了一个程序，它是用一种源自C的语言编写的。我知道VHDL和verilog这样的语言。然而，我不明白的是，程序员可以选择使用哪种语言？它依赖于FPGA吗？我将使用Xilinx FPGA。
我感到困惑是因为C变体语言与C语言相似，这并不奇怪--然而我知道像VHDL这样的东西与C语言完全不同。因此，如果我有选择的话，我更愿意使用C变体语言对FPGA进行编程。Xilinx网站有一百万个文档，但它并不是很清楚。
浏览 2提问于2011-12-11得票数 2
我在Verilog代码中看到了这个寄存器实例化，并希望将它转换为VHDL。我理解实例化1*的转换，但我被困在实例化2。*如果我错了，请纠正我。
实例化1:
Verilog：
reg [4:0] temp_seed [8:0];
VHDL：
type temp_seed_type (8 downto 0) of std_logic_vector(4 downto 0);
signal temp_seed : temp_seed_type;
实例化2:
维里罗格
reg [23:0] ola [4:0] [4:0];
浏览 2提问于2022-10-05得票数 0
1回答
在VHDL中这样做是合法的吗？
entity my_module is
generic (
MY_GENERIC1 : integer;
MY_GENERIC2 : integer;
constant MY_CONST : integer := MY_GENERIC1 * MY_GENERIC2;
);
port (
clk : in std_logic;
data : in std_logic_vector(MY_CONST-1 downto 0)
);
end entity my_module;
architectur
浏览 6提问于2022-11-30得票数 0
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1回答
我有VHDL代码。Modelsim给了我错误
预期长度为32；实际长度为31
如何写代码，说明它是正确的，我不写长度的向量。我想要像Verilog: Verilog那样工作
reg [30:0] smth1 = 2735*12;
reg [15:0] smth2 = 12*11;
reg [31:0] smth1_s;
always (*)
begin
smth1_s <= smth1+smth2;
end
VHDL：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsign
浏览 1提问于2016-10-11得票数 1
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我记得，在Verilog中，在case语句的表达式中使用常量是有效的，但它在VHDL中也有效吗？
// Verilog example
case(1'b1)
A[2]: Y<=2'b11;
A[1]: Y<=2'b10;
A[0]: Y<=2'b01;
default:Y<=2'b00;
endcase
浏览 1提问于2014-08-20得票数 3
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在Verilog和c语言中，我可以通过使用波浪号运算符轻松地求反一个向量。示例：
// Verilog
module try;
wire [7:0] a = 8'b1111_0000;
reg [7:0] b;
initial begin
b = ~a;
// b = 8'b0000_1111;
end
endmodule
我如何在VHDL中做同样的事情呢？
-- VHDL
library ieee;
use ieee.std_logic_1164.all;
entity design is
end entity;
architecture rtl o
浏览 2提问于2019-08-22得票数 1
我正在练习一些基本的vhdl programs.Now，我遇到了算术运算。我使用bit_vector并直接乘以输入信号，但是它错误地“infix运算符不可行的条目”.The程序如下：
entity multiplier is
port(a,b : in bit_vector(3 downto 0);
c: out bit_vector(7 downto 0));
end multiplier;
architecture ar of multiplier is
begin
c<=(a*b);
end ar;
但是我偶然发现了这个程序
浏览 7提问于2016-06-09得票数 0
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