用于测试平台的verilog或systemc
您好！您提到的“verilog或systemc”是两种不同的计算机硬件描述语言，它们通常用于电子工程和数字信号处理。
- Verilog：Verilog是一种硬件描述语言，用于描述数字电路和逻辑门电路。它是一种非常流行的硬件描述语言，广泛应用于芯片设计、电路仿真、电路验证等领域。Verilog语言支持多种不同的语法和结构，包括行为描述、结构描述、端口描述等。Verilog语言还支持模块化设计，可以将复杂的电路分解为多个模块，以便于设计和验证。
- SystemC：SystemC是一种C++扩展库，用于描述和模拟各种系统，包括电路、协议、算法等。SystemC提供了一组C++类和函数，用于描述系统的行为和交互，可以方便地进行系统级的仿真和验证。SystemC还提供了一组工具和库，用于实现系统的仿真和验证，包括SystemC kernel、SystemC compiler、SystemC simulator等。
对于测试平台，您可以使用Verilog或SystemC来描述和验证电路的行为和功能。在实际应用中，您可以使用Verilog或SystemC来描述电路，并使用相应的仿真工具和库来进行仿真和验证。
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希望这些信息能够帮助您更好地了解Verilog和SystemC，以及腾讯云相关产品。如果您有任何其他问题，请随时提问。
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1回答
上下文
我正在用modelsim/questasim开发一个用verilog/VHDL模块共同模拟的systemC仿真环境。
我的Verilog模块使用参数来设置每个模块，我的VHDL模块使用泛型来设置每个模块，如果需要的话，我的systemC模块可以使用模板复制这些模块。
下面的讨论非常相似，但我不能使用sc_main，因为有Modelsim：
问题
我希望能够使用verilog参数实例化systemC模块
示例
下面是一个最小的(不起作用的)示例：
Verilog文件
module submodule
#(
parameter parameter1 = 32
}
(
inp
浏览 11提问于2021-08-06得票数 0
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我有一些关于凿转换的问题。我知道这是理论上的，但如果有人能给出他的意见就好了。
1)我想问为什么Chisel不专注于VHDL / SystemVerilog转换。虽然Verilog和VHDL是一样的，但在一些国家，尤其是欧洲，他们更喜欢VHDL。2)类似地，仿真模型采用C++模型。为什么不使用SystemC来实现这个目的呢？
我读了一些笔记，发现FIRRTL是转换CHISEL-->FIRRTL--> Verilog和CHISEL-> FIRRTL--> C++模型的中间人。
使用(低)FIRRTL规格来转换VHDL语言和SystemC模型是一个好主意吗？
浏览 6提问于2018-03-31得票数 5
利用RTL SystemC库设计了一种电路。这个电路工作得很好，我可以很好地模拟它。现在我想把它部署到FPGA中，我正在寻找一种方法将我的SystemC代码转换成VHDL或Verilog以便在Xilinx ISE中使用。
有没有办法做到这一点？或者O必须再次做所有的编程，但这次是用VHDL？
浏览 2提问于2013-05-11得票数 2
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我一直在尝试找出一个整数的绝对值，这个整数是用Xilinx SystemC指定给Verilog内核的，我看到的是Verilog把负数当作正数。
我尝试了所有的数据类型：signed int、int、Xuint32。
我的SystemC或Xilinx C代码是：
signed int data,value;
data=-20;value=0;
putfsl(data,0);
getfsl(value,0);
signed int data1,value1;
data=20;value=0;
putfsl(data1,0);
getfsl(value1,0);
在获得变量的值之后，我将它们打印在超
浏览 0提问于2011-08-11得票数 0
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8回答
如今，用VHDL或Verilog进行硬件设计更像是编程。然而，我看到大家对VHDL/Verilog编程的讨论并不是那么积极。
有没有用Verilog/VHDL/SystemVerilog或SystemC进行硬件设计的论坛？
浏览 1提问于2010-07-01得票数 26
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我有一个SystemC测试台(用于VHDL，但现在无关紧要)。我希望能够在SC_CTHREAD中使用特定的退出代码终止测试。我对SystemC非常陌生(我基本上是一个verilog/sv的人)。 我尝试简单地包含" exit (error_code)“，但是这会终止模拟，最终的退出代码来自sc_main的return语句。我猜这是有道理的，因为" exit“可能会使用该退出代码终止单独的线程，而不是sc_main线程。 在退出之前，我尝试过调用sc_stop，通常会得到一个关于调用纯虚方法的错误(我相信那是end_of_simulation，我没有defined....but
浏览 21提问于2019-04-23得票数 0
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1回答
我是新来的，所以请轻松一点。
断言在verilog中可用吗？或者他们是systemVerilog的一部分？
像大多数新来的人一样，我抓起了一本关于verilog的书，其中包含了一章关于验证的内容(其中包含了断言，其中有20多个)。它还提到了OVL，我猜它有某种类型的头文件(或包含这些定义的库)。
但谷歌主要是在systemVerilog中显示断言结果，而不是verilog。另外，我使用Xilinx 14.7和Spartan3A启动板作为设备。Xilinx网站提到systemVerilog只支持Vivado设计套件，但是这个套件不支持Spartan3A板(我也不知道systemVerilog )
浏览 3提问于2015-06-28得票数 0
2回答
我有一个应用程序，它使用Verilog和C(准确地说是SystemC)。我想看看是否有一种方法可以拥有一个可以在整个应用程序中使用的公共头文件？
这样：
#define FOO 4
无需在另一个verilog文件中重复
`define FOO 4
浏览 0提问于2014-03-06得票数 2
我正在使用SystemC建模，我有点困惑的“通道”，其中包括信号，缓冲器和先进先出。
有人能告诉我信号和缓冲器的区别吗？这与Verilog中的线和寄存器变量的区别相同吗？信号可以绑定到缓冲区变量吗？
浏览 1提问于2013-09-16得票数 0
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使用Rocket-Chip生成器，我可以使用构建版本的Verilator创建Verilog输出和C++仿真器。
我想使用Verilator来生成SystemC代码，使用默认的配置Verilog输出，但得到错误。
我使用的是简单的命令行；
verilator -Wall -sc freechis.rocketchip.system.DefaultConfig.v
并看到错误，如；
找不到包含模块: AsyncResetReg的文件，这可能是因为没有使用-I指定搜索路径。找不到包含模块的文件: plusarg_reader ...
有没有人这么做过或者知道我错过了什么？(包含路径？)
谢谢
浏览 15提问于2018-07-07得票数 0
在我的模拟器框架中，硬件/软件模块是在SystemC中实现的，并且是预先构建的。所要模拟的平台用XML描述。模拟器核心解析XML，确定所使用的模块和相应的库文件(例如，Windows中的dlls )，并在运行时动态地加载这些模块。但是我没有找到SystemC动态加载模块的示例代码。
我如何在SystemC中做到这一点？
浏览 3提问于2012-12-10得票数 2
2回答
我试图在SublimeText3中过滤我的构建系统的输出。
首先，能否有人解释一下：
"file_regex": "",
"line_regex": "",
我想从这个示例输出中捕获以下一行：
Compile success 0 Errors 0 Warnings Analysis time : 15.0 [ms]
。
VHDL/Verilog/EDIF/SystemC Simulator build 10.3.3558.6081
(c) 1997-2016 Aldec, Inc. All rights reserved.
浏览 0提问于2018-01-31得票数 3
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在Cygwin中，我在Windows7下安装了SystemC (2.3.2)和SystemC (2.1)，如下所示：
./configure --with-systemc=/home/user/Workspace/systemc-2.3.2
make
make install
然后我进入Eclipse (Photon4.8.0)，创建了一个新的C/C++项目。对于工具链，我选择了Cygwin GCC。此外，我还将下列设置应用于该项目：
包括路径：
"C:\cygwin64\home\user\Workspace\systemc-2.3.2\include"
"C
浏览 0提问于2018-07-19得票数 0
4回答
我的任务是验证一些基于verilog的RTL代码。现在，使用verilog编写RTL测试平台似乎非常困难(对我来说)。因此，我想尝试以下方法之一。-尝试为RTL提供一个PLI接口，从而调用'C functions for testing - Using system 'C来接口'C functions
PS:我已经有一个广泛的C代码，用于测试行为模型。我是硬件编程的新手。任何指针都将不胜感激。
浏览 2提问于2009-03-17得票数 1
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我试图监控一个内部信号，在后路线模拟.
因此，我在verilog代码中使用了$display语法。
然而，在控制台中什么也没有显示。
我在verilog代码中使用了以下语法
always @(negedge clk)
begin
$display("Decimal: %d", idatabuf);
end
因此，我的问题是，$display语法是否不适用于路由后模拟？
不管怎么说，我是用粗野的方式得到内部信号作为输出。但是，如果语法$display有效，我的生活会更容易一些。
浏览 4提问于2017-02-23得票数 0
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1回答
我想要创建一组周期任务集，具有不同的周期和执行时间，在verilog模块中，该任务将创建这样将操作某种操作，并将在一定时期后执行。
所以，在高级语言中，如c
func()
{
for(;;)
}
and sleep()
我想，我会用那个func()作为操作，然后再调用..this func() .在verilog这样做是正确的吗？？同时也可以测量testbench...after仿真中的执行时间和执行周期。任何建议都是非常有用的。
问候
浏览 2提问于2013-12-28得票数 0
我有一些C++代码，它需要国际标准化组织C++ 2011标准，也使用SystemC功能。因此，我认为用相同的标准构建SystemC库是最有意义的。对于构建，应该使用MinGW。我已经成功地使用Visual完成了一次完整的设置，现在必须切换到MinGW。
我现在的问题是，当我尝试使用SystemC 98以外的任何东西构建CMAKE_CXX_STANDARD库(我尝试了11、14和17)时，我得到了以下结果：
C:\SystemC_MinGW\systemc-2.3.4_pub_rev_20190614\build>mingw32-make.exe
Scanning dependencies
浏览 10提问于2022-08-18得票数 0
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1回答
我在uvm-systemc-1.0-alpha1 1库的objdir中得到了下面的make check错误。
../configure
make
make install
命令很好用。另外，我已经安装了SystemC-2.3.1，并且运行良好。来自make check 的详细日志
CXXLD simple/callbacks/basic/test
../../src/uvmsc/.libs/libuvm-systemc.so: undefined reference to `sc_core::sc_time::to_string[abi:cxx11]() const'
../.
浏览 1提问于2016-07-21得票数 0
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2回答
我正在设计一个实时系统，它在给定的时间间隔产生输出，但长度有点复杂。我正在寻找一个工具，可以为文档或讨论的目的生成事件的时间线的图形表示。
举个例子，我可以指定A取10 ns，B取N*A ns，C取40+B ns。在给定events A+3*(B+A+B+C)+C+C+A顺序的情况下，显示事情发生的图形时间线。请注意，时间线以纳秒为单位，而不是天。
我考虑过Verilog或SystemC模拟，但这有点过头了，我仍然希望得到比波形更好看的输出。
有没有工具包(GoogleAPI?，Ruby on Rails?，Excel?，LaTex?)可以做这种事情，但我什么都不知道。
浏览 5提问于2012-05-04得票数 3
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2回答
实时CPU时钟与高频软件时钟
、、、、
我很想了解在模拟器中生成软件时钟所使用的技术。我的机器的频率只有~2.4 The，但我可以使用模拟器生成高达500THz的时钟(参见下面的系统Verilog片段)。
`timescale 1fs/1fs;//This is the minimum time-unit and precision that can be used to generate 500THz clock
module temp();
bit clk_b;
always #1 clk_b =~ clk_b ;
endmodule
这个更高的频率只是一个软件错觉，或者它与CPU晶体振荡器有任何联系？
浏览 24提问于2019-08-01得票数 1
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我已经使用vi作为我的编辑器用Verilog编写了一个模块，现在我想测试它。如果我没有冲浪板，我有什么选择？我如何给我的模块输入？我在哪里可以看到结果？顺便说一下，我可以访问VCS。
谢谢。
浏览 0提问于2012-10-31得票数 4
Verilog-A和Verilog一样吗？
有Verilog的测试编译器吗？
因为当我在ModelSim上粘贴一些Verilog的源代码时，总会有一些不能删除的错误。ModelSim能运行Verilog吗？
浏览 8提问于2014-05-11得票数 2
1回答
当我在VLAB脚本中碰到一个断点时，我如何才能确定我是否已经导致精化工作完成？
我的脚本到达一个引发错误的语句：
Error: (E529) insert module failed: elaboration done
(导致这种情况的命令是vlab.instantiate("stim", "stim"))
所以很明显，对我来说，精益求精已经完成了。我需要以某种方式回到这个过程中，找出它是在哪里发生的--所以我需要用某种方式来问“精化完成了吗？”在脚本前面设置断点的地方。
浏览 1提问于2014-04-01得票数 2
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3回答
如何在终端mac中使用和安装SystemC？
我尝试过逻辑诗人应用程序，但是我使用os x 10.10，所以它不能工作。
因此，我想知道如何在终端中编译和执行SystemC。
我在终端机上找不到SystemC的细节。
谢谢
浏览 10提问于2014-09-21得票数 2
5回答
我一直在尝试用Mingw32编译systemC库，当我运行"configure“命令时，我得到了一个错误，指出该架构不受支持。有人解决了这个问题吗？
浏览 5提问于2009-06-06得票数 2
我希望能够通过管道将信息从System Verilog testbench传递到c++程序。有没有办法实现这一点。
浏览 1提问于2019-04-20得票数 0
1回答
使用QEMU作为外部翻译库
、、、、
我正在扩展Win32的电路仿真引擎，并希望增加arm核心支持并与systemC集成。
我需要一些库，允许我加载二进制文件，并逐步执行它。它不应该使用任何内核驱动程序或管理程序。
执行速度并不重要，因为它主要是一步一步地运行。
在过去的日子里，有一个利伯克穆允许这样做。此外，GDB的支持使其更好。但现在看来它只能作为独立的仿真器工作。也许有更好的方法吗？我希望我把它放在正确的论坛上。
浏览 4提问于2015-09-24得票数 1
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1回答
可以在SystemC上安装XCode吗？如果是的话，我会怎样做呢？我是否只需要设置一些库并将xCode指向它们？我以前在xcode上设置了openGL，但是，我不能为SystemC建立类似的库。
我试着按照建议的链接中的顶部投票指令，并在make install命令中获得这些错误：
...
clang: warning: argument unused during compilation: '-pthread'
clang: warning: argument unused during compilation: '-pthread'
../../libtoo
浏览 3提问于2016-09-14得票数 0
请帮帮我，当我运行"make“命令时，错误是什么？
g++ -g -O3 -I.-I..-I../src -I/usr/local/systemc-2.3.2/include/systemc-2.2 -c ../src/NoximNoC.cpp ../src/NoximNoC.cpp: 14 :10:致命错误: systemc.h:没有这样的文件或目录14| #include <systemc.h> | ^~~编译终止。make：* Makefile.defs:26：../src/NoximNoC.o错误1
浏览 1提问于2020-12-24得票数 0
1回答
我试图在ModelSim体育学生版10.4a (Verilog)中实现简单的布尔逻辑。
即x = A*B+C' y = C'
这是我在verilog中使用的代码
module smpl_circuit(A,B,C,x,y);
input A,B,C;
output x,y;
wire e;
and g1(e,A,B);
not g2(y,C);
or g3(x,e,y);
endmodule
在模拟上述逻辑时，我得到了下面的输出。我不明白为什么我会有直线。
这样我就可以将布尔值(0/1)输入到波形中并得到布尔输出了吗？
浏览 3提问于2015-09-01得票数 0
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在时钟的前缘，如果我被重置，我想检查数据在复位后是零一个周期。我无法弄清楚如何在我得到重置后的一个周期检查数据。这是我想出来的，但我知道这是错误的，因为我正在检查同一时钟周期的数据，重置是高的。有人能告诉我在verilog怎么做吗？
always @(posedge clk)
if(reset)
if(data == 0)
$display("ok");
else
$display("error");
浏览 4提问于2016-04-12得票数 1
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程序块提供的任何SV特性不能与其他方法重复吗？
这个问题的不太具体的版本是:我是否应该费心处理用于验证的程序块？我正在从一个被限制到Verilog-95的环境转移到一个支持SV的环境，我想知道我是否在通过不使用程序块来为自己创造额外的工作。
浏览 8提问于2013-08-23得票数 7
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我是SystemC新手，我只是编译了它，以便与VS2010一起使用教程。但是，当我尝试调试以下程序时：
#include <systemc.h>
SC_MODULE (systemcTest) {
SC_CTOR (systemcTest) {
}
void say_hello() {
cout << "Hello World.\n";
}
};
int sc_main(int argc, char* argv[]) {
systemcTest hello("HELLO");
hello.say_hello();
return
浏览 0提问于2013-03-19得票数 1
我正在搜索VHDL属性my_signal'last_event的Verilog等效项，但使用的是verilog。我已经在谷歌上搜索过了，但没有成功。有人知道怎么做吗？
'last_event属性用于知道自信号上次事件以来的时间。例如，如果在时间15us时，signal toto从0切换到1。然后在时间20us时，toto'last_event返回5us。
浏览 0提问于2014-12-04得票数 0
1回答
我试图在Verilog中实现以下逻辑方程：
A1'*B1 + A1'*A0'*B0 + A0'*B1*B0
其中A1、A0、B1、B0是输入，‘表示否定。这是我第一次使用Verilog进行编码，我想看看我是否在正确的轨道上。任何帮助都将不胜感激。
这就是我想出来的：
1 module HW7P1( A1, A0, B1, B0, O )
2 input A1, A0, B1, B0
3 output reg O;
4
5 always @( A1 or A0 or B1 or B0 )
6 begin
7
浏览 0提问于2014-03-25得票数 0
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2回答
我在用Verilog设计芯片。我有一个3位计数器。我希望当计数器处于第8循环时，应该有一个时钟故障，然后正常工作。在Verilog设计中产生时钟故障的可能方法是什么？
浏览 7提问于2010-02-12得票数 4
回答已采纳
我在试着调试Verilog模块。我发现必须停止模拟，修改代码，然后重新开始模拟的过程是乏味的。有没有更简单的方法？
浏览 3提问于2011-03-11得票数 3
我正在SystemC的一个项目中工作，想要合并单元测试。可以在SystemC中使用现有的单元测试框架吗？
我之所以这样问，是因为SystemC模块似乎只在模拟内核中执行，而我想对模块本身使用单元测试。
浏览 5提问于2011-02-07得票数 13
2回答
我正在设计一个使用modelsim学生版本verilog的mips处理器，我们开发了一个c++工具，它可以将组装操作转换成机器代码，并将结果保存在.txt文件中，那么在模拟开始时，有什么方法可以让modelsim运行这个工具呢？
浏览 2提问于2017-12-02得票数 0
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我对Verilog完全陌生，所以请耐心听我说。
我想知道Verilog中是否有断言语句。在我的测试平台中，我希望能够断言模块的输出等于某些值。
例如,
mymodule m(in, out);
assert(out == 1'b1);
谷歌给了我一个，但它们要么太复杂，要么看起来不是我想要的。
浏览 0提问于2012-12-17得票数 14
2回答
我正在尝试使用clang++手动编译一些UVM示例。UVM-SystemC-1.0已成功安装(显然它也将这些示例作为测试运行)。但是，当我使用以下命令编译这些示例时
clang++ -I/Users/ahmadmas/Downloads/systemc-2.3.1/include -I/Users/ahmadmas/Downloads/uvm-systemc-1.0-alpha1/include -L/Users/ahmadmas/Downloads/systemc-2.3.1/lib-macosx64 -lsystemc -L/Users/ahmadmas/Downloads/uvm-sys
浏览 0提问于2016-06-22得票数 0
3回答
我已经编译了我的基准测试并生成了.hex文件。在verilog文件中包含.hex文件的位置。
我所有的verilog文件都是火箭芯片文件夹中的Top.DefaultVLSIConfig.v和memdessertMemDessert.DeafultVLSIConfig.v
我的操作系统中没有vcs模拟器，我可以使用verilog文件和hex文件在另一个平台上进行模拟吗？
海德尔
浏览 0提问于2015-12-11得票数 1
我正在尝试为我使用basic simple_initiator_socket和simple_target_socket创建的加法器模块实现一个基本的TLM测试平台。
目前，构建失败了，我在诊断原因上有困难。
下面是三个主要模块的实现，即加法器、测试台和主模块，它们实例化并启动数据流。
main.cc
#include "systemc.h"
#include "tlm_utils/simple_initiator_socket.h"
#include "tlm_utils/simple_target_socket.h"
#include "
浏览 8提问于2017-12-21得票数 0
回答已采纳
有人能解释一下"always @ (posedge (sclk ^ (CPHA ^ CPOL))“或者”posedge spi_word_send“这行是怎么回事吗？我是verilog的初学者，不明白如何在敏感度列表中使用XOR。谢谢。
浏览 8提问于2019-01-25得票数 0
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1回答
我在我的.bashrc文件中附加了以下几行：
SYSTEMC="/usr/local/systemc-2.3.1/"
SYSTEMC_INCLUDE="/usr/local/systemc-2.3.1/includes"
SYSTEMC_LIBS="/usr/local/systemc-2.3.1/lib-linux"
我可以在我的终端里这样做：
$ echo $SYSTEMC
/usr/local/systemc-2.3.1/
所以这里一切都很好。
现在我在Eclipse Project properties->c/C++ build-&
浏览 3提问于2014-09-16得票数 1
回答已采纳
2回答
VHDL中有没有什么函数可以用来获取进程当前运行的模拟时间？可能与systemC sc_time_stamp()中的函数相同
浏览 0提问于2013-12-03得票数 8
回答已采纳
3回答
我知道如果我有一个.a或.so文件和一个用于该库的头文件(例如对于SystemC)，我应该1.包括头文件2.链接适当的库。
但是我不能只处理.dll文件，因为我也可以链接它，但是我没有一个更好的文件来包含和使用命令。有没有人能给我解释一下.dll-s是什么类型的，以及它们是如何使用的？是否可以使用任何.dll文件，或者它应该是一种特定类型的.dll，以便能够集成到我的应用程序中？
浏览 1提问于2009-08-28得票数 3
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Verilog中的for循环是并行执行的吗？我需要多次调用一个模块，但它们必须同时执行。我不是一个接一个地写出来，而是考虑使用for循环。它的工作原理是一样的吗？
浏览 1提问于2011-03-08得票数 4
我是SystemC的新手。我知道systemC是一个添加到C++中的库，尽管有些人可能会说它是一种语言。我的问题是，我有下面的代码，我不知道dataout.read()[i-1];的值是什么。请帮帮忙。我试着在网上搜索答案，但我什么也找不到。
sc_inout<sc_int<8> > dataout;
sc_int<8> data;
for(i = 7; i > 0; i--)
data[i] = dataout.read()[i-1];
浏览 0提问于2017-01-25得票数 0
在虚拟机内部的客户操作系统上运行基于SystemC的模拟可以吗？模拟时间会受此影响吗？我知道，SystemC时间是模拟的，实际上并没有绑定到硬件计时器。
在配置有4个内核(物理机器有8个)的虚拟机中运行数十个SystemC模拟实例会影响结果吗？
浏览 0提问于2014-04-02得票数 2
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