我现在正试图用VHDL语言编写一个有限状态机(FSM) (实际上我是VHDL的新手)。我试图实现的是,每当机器在S11中时,STint将分别与CLK2一起减少(因此我可以控制下降的速度)。= S0; end if; end case;我尝试过许多替代方法,例如使用CLK1作为STint下降的时钟关于进一步的信息,这个FSM实际上类似于自动售货机,除了在S11,一个计时器将启动倒计时然后进入下一个状态,即S
我在Xilinx ISE IDE上,正在使用Schematic Editor。约束文件如下:NET "F" LOC = P15;
NET "B" PULLUP;但是当我想编译我的程序时,会出现这样的错误:
ERROR:Place:1108 - A clock IOB / BUFGMUX clock component