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我正在用VHDL实现一个正交解码器，并提出了两种解决方案。
在方法1中，所有逻辑都放在对时钟和重置敏感的一个进程中。在Spartan-3A上，它使用四个切片、七个FF和四个输入LUTs。
浏览 7提问于2014-04-14得票数 4
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本文提出了Reed所罗门( RS )码的擦除译码不会引起误码，但在校正能力太低的情况下，仅对RS码的错误译码就会产生很高的误码率。根据我的理解，我认为擦除译码和仅错误解码的区别在于，擦除解码不需要计算错误位置。另一方面，只有错误的译码需要知道错误的位置，这可以通过Berlekamp-Massey算法来计算。
浏览 6提问于2020-09-28得票数 0
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我不知道ctags对VHDL的支持是不是很弱，或者Taglist读取ctag创建的文件的效率是否很低。非常感谢。
浏览 8提问于2013-05-29得票数 3
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变压器模型的输入
、、、
在译码器的哪一步，法语单词的预测正在发生？
在译码器中嵌入输出是否只是译码器的输出直到预测，如果是这样的话，为什么我要掩盖下一个词，因为这对我来说是未知的，因为我还没有通过输出。
浏览 1提问于2021-01-05得票数 1
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如何禁用对文件中一段文本的解析？
、、、、
`pragma TOKEN2_NAME TOKEN2_VALUE`pragma TOKEN4_NAME TOKEN4_VALUE} VHDL_TEXT{
}
我需要将VHDL文本传递给输出文件。我面临的问题是如
浏览 3提问于2015-01-04得票数 0
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我有一个React应用程序，它也使用和。
如果我想使用compose从recompose构建高阶组件，是否存在已知的可能问题？
浏览 2提问于2016-09-06得票数 4
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= @()$vhdl += "use ieee.std_logic_1164.all;"$vhdl += ""$vhdl += "entity mydesign is"
$vhdl += "
浏览 11提问于2022-05-22得票数 0
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我一直在我的代码中得到一个奇怪的错误，它编译得很好，但我总是得到一个警告：警告:未连接，内部信号\s(1)D\被提升为输入PIN。library IEEE;port( DATA: in std_logic_vector(3 downto 0);
浏览 1提问于2014-06-19得票数 0
我最近刚刚升级到Modelsim 10，当我重新编译我所有的代码时，37个代码中只有30个进行了编译。那些不能编译的有一个常见的错误我只是简单地包含了std_logic的包，将位改为std_logics，它神奇地修复了第一次重新编译时的问题(对我来说这是很少见的)。我的问题是，为什么新的编译器(如果它是新的)不接受bit & unsigned(N降到0)。是不是某种新的标准迫使HDL程序员使用更多的抽象？我看到了一个类似的问题，解决了我的问题，但我想知道为什么编译突然不同了。
浏览 1提问于2011-01-26得票数 2
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OUTPUT_DATAWIDTH-1) downto 0) := (others => (others => '0')));这是我第一次使用更新的编译器(VHDL200X)，我不认为我做错了这件事，但是我不会收到这样的消息：
VHDL\CommonBlocks\DynamicRegisterSet\Sources\DynamicRegisterSet.vhd“第25行
浏览 2提问于2016-05-02得票数 4
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似乎比每次单独打字要方便得多。#Sample Script:
run 20 ns run 20 nsquit
浏览 5提问于2015-07-24得票数 2
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我有一种表达方式： VHDL language standard: 3 (VHDL-2008) VHDL languagestandard: 3 (VHDL-2008)如你所见，我不知道如何识别{
浏览 6提问于2014-01-14得票数 2
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译码器和解码器。差异
、、、
在译码器的上下文中，什么是预译码器？
作者介绍了宏指令的高速缓存。我不能解释为什么它会有用，毕竟，我们有缓存指令。什么是回环缓冲器？
浏览 2提问于2016-04-11得票数 1
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我正在使用一种通用方法来解码由JSONresponse生成的AlamoFire。我的职能如下： return Network.request(URLRequest) do {
let jsondata = try JSONS
浏览 1提问于2018-09-27得票数 0
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我不知道如何替换“解码器(译码器)”，因为译码器已经在转录-json-组合器中变得抽象了。尝试使用Decode.decode是行不通的。知道如何解决这件事吗？
浏览 15提问于2022-10-01得票数 0
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关于如何在VHDL和SystemVerilog之间传递2D数组的文档似乎很少。我在VHDL中有以下类型的端口： type my_array_t is array (natural range <>) of std_logic_vector从SystemVerilog实例化VHDL模块： .my_input(my_input_s),
.my_output(my_output_s请注意，在我的例子中，我没有更改<e
浏览 11提问于2022-05-20得票数 0
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