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1
回答
返回
堆栈
是否
在
Zynq
7000
SOC
中
实现
、
、
、
我正在做一些基于ZC706板的研究项目,其中包含
Zynq
-
7000
SoC
。我需要知道
Zynq
-
7000
中
的Cortex-A9 Cpu
是否
实现
了
返回
堆栈
缓冲区(
返回
堆栈
缓冲区是一种程序流预测技术,如分支预测)或否。
在
Zynq
-
7000
技术参考手册
中
,我看到一些寄存器指示
是否
实现
浏览 40
提问于2019-09-22
得票数 0
回答已采纳
2
回答
具有硬件处理器和所需工具的FPGA
、
、
、
我正在寻找
zynq
-
7000
和旋风V
SoC
,尽管我对建议持开放态度。我的背景主要是微控制器的C/C++/asm开发,没有FPGA的经验。至于arm方面,我想知道
是否
有人可以提供一些关于如何继续使用我熟悉的相同工具(即非专有工具)的指导。对于Xilinx板,我找到了一个我认为接近我喜欢的东西:,尽管我对一些
实现
细节仍然有些怀疑。此外,我找到的许多将开源工具用于
zynq
-
7000
和cyclone V的示例似乎都假定嵌入式linux已经
在</em
浏览 5
提问于2020-04-25
得票数 0
1
回答
由于缺少节点/标签,无法编译设备树blob
、
、
、
我相信这是
ZYNQ
SoC
中使用的某种中断设备,并且在用于生成构建部分的xml文件
中
是可见的和映射的。 如何创建此节点?我必须编辑dts和dtsi文件吗?
浏览 0
提问于2015-06-29
得票数 1
1
回答
Zynq
-
7000
可以单步执行吗?
、
、
、
、
我想在
Zynq
-
7000
的ARM内核上使用linux。但是有一个问题:我可以从IDE
中
单步调试内核而不是只调试printk吗?硬ARM内核允许单步进入内核并暴露所有寄存器、标志、pc吗?
浏览 5
提问于2013-03-17
得票数 2
回答已采纳
1
回答
如何在FreeRTOS
中
增加
Zynq
702
SoC
中
的堆大小?
、
、
、
、
我使用的是
Zynq
702
SoC
。它有两个CPU。CPU0用Petalinux加载,Cpu1用FreeRtos加载,Cpu1当前的堆大小是6MB。内存的实际大小是1GB,
在
Petalinux内核
中
设置的512 1GB内存和rest不被使用,并且希望完全用于CPU1。我正在使用OpenAMP进行2核之间的通信。
是否
有人试图包含OpenAMP和加载CPU1,并且可以将
堆栈
扩展到>16 be。
浏览 1
提问于2018-08-01
得票数 1
1
回答
分析从Python代码
中
调用的C++ OpenCV函数
、
、
、
、
我使用OpenCV 4.0.0来使用cv2模块
中
的Python进行图像处理。我使用了cProfile库,它告诉我(很明显),我直接调用的OpenCV函数占用的时间最多,但是不能看得更深,因为它们从编译的库
中
调用C++函数。我不知道我下一步可以尝试什么,或者这
是否
是一项可能的任务。 对于一些背景,这个代码是为我
在
大学的高级设计项目。我正在一个
Zynq
-
7000
SOC
的ARM处理器上运行OpenCV来
实现
面部检测/识别,然后使用FPGA结构加速
浏览 1
提问于2019-04-01
得票数 0
回答已采纳
1
回答
ARM v7 ISA与ARM v2 ISA的向后兼容性
、
我希望比较硬核处理器和软核处理器的相对能力和性能;不幸的是,我
在
找到后一个例子时遇到了一些困难。我
在
opencores.org发现了琥珀项目,但我不确定我能不能使用它。原因,也是我的问题,是这样的:我目前可以访问的开发板是一个带有
Zynq
-
7000
SoC
的开发板,而后者又包括一个ARM Cortex A9处理器。v7体系结构
是否
有可能向后兼容v2体系结构,如果是的话,会有人知道我在哪里可以找到相关的资源吗? 谢谢!
浏览 15
提问于2014-07-28
得票数 2
回答已采纳
1
回答
从主机程序动态配置FPGA
、
、
、
我想知道
是否
有人知道从主机C程序(不是
在
SoC
上,而是从主机PC)为Xilinx
Zynq
-7系列或相关设备编程FPGA(PL)的有效方法。我可以
在
我的程序中使用/包含Xilinx API吗?基本上,我想把SDK的"Program FPGA“功能放在我的主机C程序
中
,用户选择一个预先构建的.bit文件(如果可能的话,还有.elf文件)来对FPGA/(
SoC
)进行编程。
浏览 1
提问于2014-04-20
得票数 0
5
回答
SoC
原型板上用于自定义系统的OpenCL
、
可以在用户
在
SoC
原型板上设计的系统上运行OpenCL吗?更具体地说,我有一个ZedBoard (Xilinx
Zynq
),它有双ARM内核和一个可编程逻辑(PL)区域。如果我设计了一个自己的简单系统,
在
逻辑区
实现
了视频处理加速器,ARM内核和AXI互连,我必须做什么才能为这个简单的系统提供OpenCL支持?(在这个简单的系统
中
,ARM内核可以是“主机”,而视频处理加速器可以是“设备”)。 我是一名学生,我只知道一些关于OpenCL的基础知识。我对我的问题进行了研究,结果只是把自己搞糊涂
浏览 0
提问于2015-07-01
得票数 5
2
回答
在
Zynq
上使用多核
、
、
顺便说一下,我用的是
Zynq
702,Arm DS-5和Dstream。当我使用我已经
在
Core0上运行的代码时,我正在尝试
实现
这个目标。我怎样才能用最简单的方法
实现
这一点呢? 我连接到core1并观察它的状态,而我的程序
在
core0上继续运行。顺便说一下,没有
在
core1上运行的应用程序。这就像一个循环,我的代码
在
WFE命令上停留在0.5秒左右,跳到下一个指令B并再次分支到WFE .如果是这样的话,这
是否
意味着core1定期从某个地方接收evets
浏览 7
提问于2014-11-13
得票数 10
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2
回答
FreeRTOS堆位于DDR的哪个内存区域(
Zynq
700设备)?
、
、
、
我正在努力理解FreeRTOS
中
的内存管理概念,如果有人能证实我的理解,我将不胜感激现在,使用AXI DMA意味着我必须在DDR
中
为DMA控制器指定一些可以写入样本的内存区域。
在
我的裸机应用程序
中
,这是相对简单的,因为我基本
浏览 6
提问于2019-11-23
得票数 1
1
回答
如何将软件链接到BlueSpec RISC-V实施?
、
、
、
我从RISC-V开始,我想让BlueSpec SSITH P1 RISC-V
在
我本地的现场可编程门阵列(Arty A7 100T或ZCU102
Zynq
UltraScale)上运行。因此,我使用Vivado将SSITH核连接到以下P1 IP核: Block RAM (单端口P1存储器)、UART16550、GPIO和Block Ram (单端口RAM存储器),地址分别为0x
7000
_0000、0x6230_0000、0x6FFF_0000和0xC000_0000,如
SoC
_Map中所定义。我使用RISC-V工具链和Pot
浏览 18
提问于2021-03-31
得票数 0
3
回答
通过TCP/IP以太网发送数字数据
、
、
、
因此,我知道你们
中
的许多人会建议不要这样做,但我想通过TCP/IP将浮点数发送到运行在
SoC
(
Zynq
7020,服务器位于Arm A9)上的TCP。
在
使用UDP之前,我想让它成为概念的简单证明,UDP可能更适合于发送原始数据。我
在
客户端将浮点数转换为char数组并在服务器上再次
返回
时遇到了问题。虽然我不确定这是最好的办法。我正在使用WinSocket API,并按此发送数据(尽管我不确定这
是否
正确或有效!)--下面是通过WinSock向
Zynq</e
浏览 5
提问于2014-04-29
得票数 0
回答已采纳
2
回答
无Vivado/SDK的
Zynq
裸金属装配程序
、
、
、
、
我想问那些熟悉Xilinx
Zynq
和相关设计工具的人.如果不使用Xilinx工具链(Vivado/SDK),就可以编译和运行
Zynq
7010 (7010 (),)的C代码 我正在帮助将嵌入式系统入门课程从STM32F4 (ARM M3 dev board)移植到
Zynq
,而最初的几周始终是组装的入门。通常,我们使
浏览 5
提问于2017-01-19
得票数 3
2
回答
验证selenium c#中下拉列表的所有选项
、
、
但这给我的“
soc
.options.text”带来了一个错误。我能知道我哪里弄错了吗?SelectElement
soc
= new SelectElement(driver.FindElement(By.Id("
soc
_id_look")));string[] actual = <
浏览 5
提问于2013-12-14
得票数 0
回答已采纳
1
回答
为什么Debug只针对一个使用相同源文件的项目发布,而不进行构建?
、
、
、
Xilinx SDK的C++编译器在为
Zynq
SoC
( ARM内核)编译代码时,会抱怨有一个未初始化的变量,但只
在
发布版本
中
,而且只针对一个项目。据我所知,所有的构建设置都是相同的,当然调试信息和优化
在
Release和Debug之间是不同的,但在项目之间没有不同。我们
中
的一个人怀疑Xilinx工具
中
存在bug,但除了IDE
中
的makefile或Build Settings等明显位置之外,可能还有一些细微的差异。问题在于这样的代码(
在</em
浏览 0
提问于2017-07-12
得票数 2
回答已采纳
1
回答
Xilinx
Zynq
平台上使用AXI-DMA IP的PCM DMA引擎
、
、
、
、
我正在尝试
在
基于
Zynq
-
7000
的平台上使用DMA引擎来将PCM流传输到
Zynq
中
的自定义I2S控制器。我的I2S控制器连接到外部放大器。我想通过AXI-DMA控制器使用DMA。这是我当前的数据路径: 我
在
Zynq
PS上使用的是Linux 4.10内核。我使用Linux的ASoC子系统来产生pcm流和控制我的外部音频放大器。我有512MB的DDR内存连接到
Zynq
。我的I2S控制器
在
AXI-Lite控制接口上运行,并使用AX
浏览 57
提问于2017-02-24
得票数 3
2
回答
使用
SoC
的Linux和实时操作系统(ARM,Xilinx)
、
、
、
我有一个Xilinx
Zynq
Soc
板,包括双核ARM9,我需要开发一个应用程序来支持实时属性控制应用程序(时间截止日期到响应时间),以及做大量处理的应用程序(图像等)。以及它们之间的一些基本通信,但最重要的是,我需要能够控制Linux部分(至少以某种方式挂起它,
在
最好的情况下“暂停它”,以便有可能关闭它,然后再次运行它)。所以我想知道怎么把它组合起来。其中一个选项,可以是RTLinux,至少
在
描述
中
,我发现它提供了将实时内核和它旁边的linux内核作为线程运行的可能性,但似乎它现在是WindRiver
浏览 4
提问于2018-12-07
得票数 0
4
回答
javascript
中
五个值的平均值
、
我
在
一家特许学校工作,我刚刚开始学习javascript。我有一些以前填补我的职位的人写的代码,在我看来它应该可以工作,但它不是。这是我的SIS
中
自定义HTML页面
中
的内容:} document.write( "NOT PASSED" )它应该检查GED测试
中
的每个分数
是
浏览 2
提问于2013-02-20
得票数 2
回答已采纳
1
回答
如何在python/django
中
打印查询结果
、
、
、
、
在
CakePHP
中
,我习惯于使用pr()直接打印出所有
返回
的数组。我想知道我
是否
可以
在
django
中
做同样的事情,而不是进入shell并尝试pprint (或者我可以只使用pprint打印到web上吗??)=
soc
_id)我如何才能清楚地看到"
s
浏览 2
提问于2016-09-20
得票数 0
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