Chisel3:向量IO的多位片的部分赋值
Chisel3是一种硬件描述语言，用于设计和验证数字电路。它是基于Scala语言的领域特定语言（DSL），旨在提供一种高级抽象的方式来描述和生成硬件电路。
Chisel3中的向量IO是指具有多个位片（bit slice）的输入输出端口。位片是指一个向量中的单个元素，可以是一个位（bit）或多个位的组合。向量IO的多位片的部分赋值是指对向量中的某些位片进行赋值操作。
Chisel3的向量IO的多位片的部分赋值可以通过以下步骤实现：
- 定义向量IO端口：在Chisel3中，可以使用
Vec类型定义具有多个位片的向量IO端口。例如，val myVec = Input(Vec(4, UInt(8.W)))定义了一个具有4个8位位片的输入向量。 - 进行部分赋值：可以使用索引操作符
()对向量IO的位片进行赋值。例如，myVec(0) := 5.U将向量IO的第一个位片赋值为5。
向量IO的多位片的部分赋值在数字电路设计中具有广泛的应用场景。它可以用于对特定位片进行读取、写入或修改操作，从而实现对硬件电路的精细控制。
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我在使用<>进行部分批量连接时遇到了问题。我在书中看到了 (4.3批量连接)。它允许用部分匹配的信号连接两个束。
我目前正在研究chisel3.2。它似乎不起作用，在调试过程中它报告chisel3.internal.ChiselException: Connection between left (AnonymousBundle(IO io in Fetch)) and source (AnonymousBundle(IO io in Decode)) failed @.regB: Left Record missing field (regB).
这在某些版本中会发生变化吗？
如
浏览 0提问于2019-11-27得票数 2
我正在尝试制作通用的硬件类模块，它是用chisel3编写的。 我的代码如下所示。 class hardware_module[T <: Data](bandwidth: T)extends Module {
val io = IO(new Bundle {
val in0 = Input(bandwidth)
val in1 = Input(bandwidth)
val out = Output(bandwidth)
})
io.out := io.in0 + io.in1
} 错误消息如下所示 type mismatch
浏览 47提问于2021-11-01得票数 2
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1回答
我对此还不熟悉。
我有一些关于代码的问题。
这些代码的不同之处：
val myVec =Vec(5){修复(width= 23)}
和
val宽度=Vec.fill(5){SInt(宽度= 23 )}
"fill“是什么意思？
谢谢
浏览 3提问于2016-10-24得票数 2
1回答
我的板()有一个处理器(i.MX27)和一个在proc数据表中称为WEIM的FPGA (Spartan3A)。
我想把数据从FPGA传输到处理器。我成功地用一个简单的输出() IO完成了这个任务：
val io = IO(new Bundle {
...
val data = Output(UInt(16.W))
val oen = Input(Bool())
...
我可以从处理器读取数据，但是“锁定”总线。我必须发布它，因为nand组件也在上面。
为了释放它，我可以使用信号oen (输出启用)，但是我不能指定一个像Verilog/VHDL中的'Z‘这
浏览 1提问于2018-05-15得票数 1
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sbt无法识别捆绑包。错误如下： [error] /home/xxx/src/main/scala/NoC.scala:12:8: value Grant is not a member of chisel3.Bundle
[error] io.Grant := io.Req & !io.Rls
[error] ^
[error] /home/xxx/src/main/scala/NoC.scala:12:20: value Req is not a member of chisel3.Bundle
[error] io.Grant := io.Req
浏览 110提问于2019-10-14得票数 3
在Chisel3中，我希望创建一个具有参数化类型的泛型Bundle ParamsBus。然后，我学习了Chisel3网站上的例子：
class ParamBus[T <: Data](gen: T) extends Bundle {
val dat1 = gen
val dat2 = gen
override def cloneType = (new ParamBus(gen)).asInstanceOf[this.type]
}
class TestMod[T <: Data](gen: T) extends Module {
val io = IO(new
浏览 1提问于2021-09-03得票数 2
我在3.2节中看到了一段代码：
val io = IO(new Bundle {
val in = Flipped(Decoupled(UInt(8.W)))
val out = Decoupled(UInt(8.W))
})
有谁知道“翻转”的功能吗？我在chisel3文档中搜索了一下，但里面没有这个信息。
$$Flipped$
提前感谢
浏览 2提问于2018-01-19得票数 3
我正在用一个小的试验项目学习chisel3。
我完成了代码，修复了编译过程中的几个语法问题，然后，它报告了一个错误，但没有指明错误文件和行号。
$ sbt test
[info] welcome to sbt 1.4.9 (Red Hat, Inc. Java 1.8.0_292)
[info] loading settings for project fparser-build from plugins.sbt ...
[info] loading project definition from /mnt/disk1/yupeng/repos/fparser/project
[info] l
浏览 17提问于2021-07-16得票数 1
对于让一些Chisel2代码在Chisel3均衡中工作感兴趣，我成功地获得了Chisel2 chisel教程示例(如FullAdder )。
class FullAdder extends Module {
val io = new Bundle {
val a = UInt(INPUT, 1)
val b = UInt(INPUT, 1)
val cin = UInt(INPUT, 1)
val sum = UInt(OUTPUT, 1)
val cout = UInt(OUTPUT, 1)
}
// Gen
浏览 0提问于2018-01-22得票数 1
回答已采纳
这是我想要完成的:我有一个Chisel加速器，它调用另一个Chisel加速器并传入一个值。我希望第二个函数中有一个while循环，其中的条件部分基于输入值。下面是一些示例代码：
class Module1 extends Module {
val in = 0.U
val Module2Module = Module2()
Module2Module.io.in := in
}
class Module2 extends Module {
val io = IO(new Bundle {
val in = Input(Reg(UInt))
浏览 5提问于2020-02-23得票数 3
我正在尝试Chisel3中的BlackBox功能。每次我尝试生成Chisel的Verilog代码时，我都会得到一个错误。 ? 我遵循了正确的步骤，编写了类、类驱动程序和build.sbt。 我不确定问题出在哪里 这是我的雕刻码 import chisel3._
import chisel3.util._
import chisel3.experimental._
class BlackBoxRealAdd extends BlackBox with HasBlackBoxInline {
val io = IO(new Bundle() {
val in1 = Inpu
浏览 8提问于2019-04-15得票数 2
我有一个带有数据总线IO的chisel3模块，可以使用bundle (在模块中)将其重新解释为某些指令/命令：
......
//io.data is for example UInt(64.W)
val cmdInterface = new CommandInterface() // this is a bundle of signals
val cmd = io.data.asTypeof(cmdInterface)
......
我可以在模块定义中进行重新解释，但这在PeekPokeTester中是不可能的：
//using the tester:
poke(c.io.data.a
浏览 116提问于2019-11-18得票数 1
在chisel3中实现队列时，
对象队列返回TransitName
object Queue
{
/** Create a queue and supply a DecoupledIO containing the product. */
@chiselName
def apply[T <: Data](
enq: ReadyValidIO[T],
entries: Int = 2,
pipe: Boolean = false,
flow: Boolean = false): DecoupledIO[T] = {
if
浏览 0提问于2018-04-16得票数 1
1回答
对于Verilog中定义的模块，我有以下测试工具：
class TestMCQDiv extends FlatSpec with ChiselScalatestTester with Matchers {
behavior of "MCQDiv"
// Dependent Variables for Testing
val integerWidth = 50
val rationalWidth = 10
val bitWidth = integerWidth + rationalWidth
// Module and Test
浏览 23提问于2022-02-14得票数 0
Chisel抛出了一个异常，并显示了一条精化错误消息。以下是我的代码示例的结果。 chisel3.core.Binding$ExpectedHardwareException: data to be connected 'chisel3.core.Bool@81' must be hardware, not a bare Chisel type. Perhaps you forgot to wrap it in Wire(_) or IO(_)? 这个异常消息很有趣，因为chisel3.core.Bool@后面的81看起来像ID，而不是哈希码。实际上，数据类型扩展了具有_id
浏览 21提问于2019-01-23得票数 1
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1回答
我刚刚开始使用chisel3，我想逆转这个数字。这是Test的代码：
class LengthTest(c: Length) extends PeekPokeTester(c) {
poke(c.io.x, 12)
expect(c.io.z, 21)
}
abstract class LengthTester extends ChiselFlatSpec {
behavior of "Length"
backends foreach { backend =>
it should s"demonstrate usage of fun
浏览 0提问于2018-07-04得票数 1
我正在寻找一个简单的如何转换一个简单的Chisel3模块在Verilog。
我把官方网页上给出的Gcd源代码放在chisel上。
import chisel3._
class GCD extends Module {
val io = IO(new Bundle {
val a = Input(UInt(32.W))
val b = Input(UInt(32.W))
val e = Input(Bool())
val z = Output(UInt(32.W))
val v = Output(Bool()
浏览 237提问于2016-11-08得票数 8
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最近我在学习chisel3，我有以下问题:我们什么时候应该使用“:=”而不是“=”Same case is " When“和"if”。或者你能为这些情况提供一些通用的规则吗？
另一个问题是关于"Wire“的，当我们声明一个val时，它应该使用还是不应该使用？
非常感谢!Bibo
浏览 0提问于2018-08-02得票数 3
如何从凿子代码生成FIRRTL文件？我已经安装了sbt，firrtl和verilator根据github维基。为简单的加法器创建了一个凿子代码。我想要生成FIRRTL并把它隐藏到Verilog身上？我的问题是如何从凿子代码中获取firrtl文件。谢谢。
源文件: MyQueueTest/src/main/scala/example/MyQueueDriver.scala
package example
import chisel3._
import chisel3.util._
class MyQueue extends Module {
val io = IO(new Bundle
浏览 4提问于2016-11-29得票数 2
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请考虑以下代码：
import chisel3.experimental.ChiselEnum
object MyEnum extends ChiselEnum {
val A, B = Value
}
class UseEnumIO extends Module {
val io = IO(new Bundle {
val in = Input(UInt(1.W))
val out = Output(Bool())
})
io.out := MuxLookup(io.in, false.B, Array(
MyEnum.A -> true.
浏览 2提问于2019-03-30得票数 3
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我想确认一下chisel3的上市时间。我已经很久没有碰过碘化钠了，现在我来做测试。然后我混淆了expect()上输出的时间。例如：
val reg = RegInit(Bool(), false.B)
...
reg = !io.input
io.output = reg
这可以通过iotester测试，如下所示；
poke(c.io.input, 0)
step(1)
expect(c.io.output, 0)//Latch the input on reg
step(1)
expect(c.io.output, 1)//Output the reg
我的理解正确吗？
-- NaN
浏览 7提问于2020-05-06得票数 2
我将一个火箭芯片util模块'Arbiters.scala‘复制到一个单独的工作目录，使用以下代码进行测试：
object try_arbiter extends App {
chisel3.Driver.execute(args, () => new HellaCountingArbiter(UInt(4.W), 3, 5))
}
编译时没有问题。然而，在“精心设计...”这一步中，它报告了[error] chisel3.core.Binding$ExpectedHardwareException: mux condition 'chisel3.core.Bool@
浏览 21提问于2018-07-30得票数 1
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我正在使用多个时钟在凿。 在chisel3中，我编写了以下代码。 withClockAndReset(A_clk, A_rst) {
val data_a = RegInit(0.U(4.W))
}
withClockAndReset(B_clk, B_rst) {
val data_b = RegInit(0.U(4.W))
}
data_b := data_a
data_a := io.data 编译器报告找不到变量data_a。变量data_a是在withClockAndReset内部定义的，我不能在外部使用这个变量。 我能做些什么？
浏览 34提问于2020-07-29得票数 3
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我有一个fn，它看起来像这样：
use std::io::Read;
fn read_something(file: &mut impl Read) {
let _ = file.read(&mut [0; 8]);
}
当我像这样把一个Vec的一部分传递给它时：
fn main() {
let vector = vec![1, 2, 3, 4];
read_something(&mut &vector[..]);
}
效果很好。但是，当我首先将切片保存到变量中时，它不会编译：
fn main() {
let vector =
浏览 0提问于2021-10-03得票数 3
回答已采纳
1回答
我是Matlab.I的边缘新手，我试图用一个时间序列来编写CMSE (CompositeMultiScaleEn熵)的滚动函数。我尝试了幻灯片，但只有当输出是标量，而CMSE的输出是向量时，这才有效。时间序列的滚动窗口假定为500，每个窗口CMSE的输出为100 x 1矢量。XX是时间序列。
roll_CMSE_100=zeros(100,(length(xx)-499));
for i=1:(length(xx)-499)
roll_CMSE_100(i)=CMSE(xx(i:(499+i)),100)
end
我得到以下输出
??? In an assignment A(I) = B,
浏览 3提问于2014-09-03得票数 0
回答已采纳
chisel2和chisel3之间的逐位求反运算符似乎存在错误或未记录的更改。
Chisel3代码不工作
import chisel3._
class bitwise_neg extends Module {
val io = new Bundle {
val in = Input(UInt(4.W))
val out = Output(UInt(4.W))
}
io.out := ~io.in
}
包含“~”的行生成错误消息：
type mismatch; found : ()chisel3.core.Bits required
浏览 2提问于2017-07-18得票数 0
2回答
拜托，我在用凿子做双倍运算时有问题。我已经看到了使用以下类型的示例: Int、UInt、SInt。我看到了那种只为SInt和UInt描述的算术操作。双份怎么样？我试图把我的输出声明为双倍，但不知道怎么做。因为我的代码输出是双倍的。是否有方法在Bundle中声明输入和输出类型为Double？
这是我的代码：
class hashfunc(val k:Int, val n: Int ) extends Module {
val a = k + k
val io = IO(new Bundle {
val b=Input(UInt(k.W))
val w=Input(UIn
浏览 4提问于2017-08-24得票数 1
回答已采纳
是否有可能有一个Chisel " Is“条件，其行为类似于Chisel "switch”语句中的Verilog "default“情况？这是为了防止从FSM推断组合输出的锁存器所必需的。
Verilog示例：
module detector (clk, rstn, in1, in2, out1, out2);
input clk, rstn, in1, in2;
output reg out1, out2;
localparam [1:0] IDLE = 2'b01;
localparam [1:0] GOT_IN1 = 2'b10;
reg
浏览 6提问于2017-07-17得票数 3
我用Chisel3写了一个硬件设计，还用Chisel3写了一个测试台来测试这个设计。
然后，我用Design Compiler综合了Chisel生成的Verilog代码。我想验证RTL和Gate-Level的行为是否匹配。如何共同模拟合成的Verilog网表和原始的Chisel testbench？
有没有一种简单的方法可以模拟生成的Verilog网表，而不需要重写Verilog测试平台？
浏览 1提问于2018-05-03得票数 4
1回答
我有个问题要把零打包到包里。例如，考虑下一个代码：
class CmplxNum(val bitwidth: Int) extends Bundle {
val real = SInt(INPUT,bitwidth.W)
val imag = SInt(INPUT,bitwidth.W)
}
class MyClass extends Module {
val io = IO(new Bundle {
val in = new CmplxNum(16)
val load = Bool
浏览 3提问于2019-08-08得票数 2
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1回答
当我运行用于在定点进行测试的代码时，我会得到一个错误。有人能帮我处理密码吗？代码：
import chisel3._
import chisel3.util._
import chisel3.experimental.FixedPoint
import chisel3.internal.ChiselException
import scala.language.experimental.macros
class FPMul extends Module {
val io = IO(new Bundle {
浏览 11提问于2022-08-04得票数 1
在Chisel的iotester中打印似乎输出了寄存器值的更新版本，这使得相同的Chisel打印代码在Chisel后端和verilator后端的行为不同。
当使用Chisel后端时，打印似乎只是记录硬件对象的引用，但是在对当前步骤进行逻辑模拟之后执行打印，然后引用返回一个更新的值。
我已经搜索过Chisel的问题和凿子用户组，但是很少有关于这个话题的讨论。
下面是一个自包含的代码示例op顶部的回购。
package myrtl
import chisel3._
import chisel3.iotesters._
class Foo extends Module {
val io =
浏览 2提问于2019-09-09得票数 2
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我正在尝试学习chisel3，并且我也尝试能够在特定情况下使用从Int到UInt的隐式类型转换。 以下是我的代码。 package VecTest
import chisel3._
import scala.language.implicitConversions
object VecTestMain extends App {
Driver.execute(args, () => new VecTest)
}
object VecTest {
implicit def int2UInt(x: Int) = new fromtIntToLiteral(x).U
}
c
浏览 17提问于2019-01-11得票数 4
回答已采纳
1回答
我宣布了这样一个柜台：
val MAXCOUNT = ((BigInt(1) << COUNT_WIDTH)-1)
val counterSize = log2Ceil(MAXCOUNT)
println("Maxcount -> " + MAXCOUNT + ", " + counterSize + " bits")
val (counterValue, counterWrap) = Counter(0 until MAXCOUNT by 1)
io.leds := counterValue(counter
浏览 5提问于2022-11-27得票数 1
回答已采纳
1回答
这是一个关于chisel enum的相关主题，我已经看过chisel "Enum(UInt(), 5)" failed了。 我正在建立一个RISC-V在凿，并运行到一个路障。我想将算术逻辑单元操作码从操作码、funct3和funct7的组合中抽象为实际的算术逻辑单元操作。下面我有一个SystemVerilog模块，它显示了我想要模拟的行为类型 // Defined in a types file
typedef enum bit [2:0] {
alu_add = 3'b000,
alu_sll = 3'b001,
alu_sra =
浏览 87提问于2021-02-12得票数 1
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我有一个闪烁的led设计谁使用了差分时钟输入(xilinx AC701套件)。为了实例化Xilinx differential buffer，我使用了一个BlackBox，如jkoening 所述
class Top extends Module {
val io = IO(new Bundle{
val clock_p = Input(Clock())
val clock_n = Input(Clock())
val led = Output(Bool())
})
val ibufds = Module(new IBUFDS)
ibufds.io.I
浏览 4提问于2017-01-02得票数 1
回答已采纳
我在使用Chisel3构建硬件组件方面更有新鲜感。现在，我试图做一个小模块，其中有两个输入(向量A和向量B)和一个输出(输出1位无符号整数)。Out是A和B的点积。
我声明了模块DotProduct来进行计算。这是我的代码：
class RealDotProduct extends Module {
val io = IO(new Bundle {
val vectorA = Input(Vec(2, UInt(2.W)))
val vectorB = Input(Vec(2, UInt(2.W)))
val out = Output(UInt(1.W))
}
浏览 1提问于2019-11-28得票数 4
我在Ubuntu 18.04上使用Angular Cli 7.3.3 在执行"ng new foo“后，我可以在node_modules目录和src目录下的不同目录下找到多个karma.conf.js文件，如下所示： $ find . -name karma.conf.js
./node_modules/socket.io-parser/node_modules/debug/karma.conf.js
./node_modules/debug/karma.conf.js
./node_modules/karma-chrome-launcher/examples/simple/karm
浏览 25提问于2019-02-27得票数 0
2回答
当嵌套字典有多个键时，我尝试将标志更改为True。代码当前正确地计算了键的数量，但它没有将标志更改为true。 我已经做了下面的压缩版本和更分散的版本，但都无济于事。我还以多种方式重新排列了该语句，但无法触发它。 for page in sd:
chartcount = len(sd[page])
print '\n', 'Slide no.', page, '--There is/are', chartcount, 'Chart(s).'
[combinecheck is Tru
浏览 14提问于2019-10-11得票数 1
回答已采纳
1回答
当我使用Verilog时，我想这样定义一个寄存器： reg [7:0] cnt;
always @ (posedge clk) begin
cnt <= #1 cnt + 1;
end 因为使用了#1，所以在波形中，寄存器会在clk posedge后面稍有变化，这在调试时会清楚得多。 我想知道我是否可以在chisel3中做到这一点？用Firrtl生成Verilog，用iotester生成"vcd“波形。
浏览 63提问于2021-05-07得票数 2
回答已采纳
1回答
我正在做一个克隆的殖民，我试图使用相同的字体类型的原始游戏。我可以使用这个线程的应用程序从原始字体文件(.ff)中获取像素，但是结果是一个PNG文件。
问题是我如何将这个PNG文件转换为我可以在MonoGame应用程序上加载的真正类型字体？有办法吗？我是否必须考虑使用每一个字母的纹理，而不是字体类型？如果这是有意义的，我如何设置不同的字体大小使用纹理？
浏览 0提问于2018-02-08得票数 2
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3回答
简单状态机问题
、、
我有一个非常简单的有限状态机，它应该驱动一些外部RAM的输出信号。我遇到的问题是处理数据总线，它既可以是输入也可以是输出…我不太确定如何在我的FSM中最好地处理这种情况。问题来自于下面这行：
v.sram_data <= io_sram_data;
显然，左边是一个变量，而右边是一个信号。有没有一个“好”的方法来处理像我这样的FSM中的inout信号？
entity sram_fsm is
port (
clk : in std_logic;
reset : in std_logic;
out_sr
浏览 2提问于2010-10-13得票数 3
我正在尝试设置和加载D触发器代码(Synch)，但它总是提前给我count <= '0' & d; it has 2 elements but must have 9 elements error.Thanks
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity syn is
port (
clk : in std_logic;
rst_n : in std_logic;
d : in std_logic;
ld : in std_logic
浏览 2提问于2017-04-17得票数 0
我的数据集的一列如下所示；
"[3, 4, 5, 6]"
我想把这个向量的每一个值除以数值--像下面这样的数值；
3, 4, 5, 6
我能做什么?
谢谢你的回答。
浏览 1提问于2021-05-01得票数 2
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如果我们运行以下Chisel3代码
class Controller extends Module {
val io = IO(new Bundle {
})
val sff = Module(new SFF)
val frame: Vec[UInt] = Reg(Vec(ProcedureSpaceSize, Integer32Bit))
for(i <- 0 until ProcedureSpaceSize)
frame(i) := 99.U
sff.io.inputDataVector := frame
}
class SFF extends
浏览 4提问于2020-08-06得票数 1
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1回答
我看到了这些幻灯片，金介绍了CNN的使用word2vec：
在幻灯片20上，第四个要点是：
Words not in word2vec are initialized randomly from U[−a, a]
where a is chosen such that the unknown words have the
same variance as words already in word2vec.
现在我想知道"a“是如何计算的，以及如何计算完全未知单词的整个向量。
浏览 0提问于2015-08-28得票数 3
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1回答
我想要实现旋转左移操作。
我的凿子密码：
// src/main/scala/ALU.scala
package cpu
import chisel3._
class ALU extends RawModule {
val io = IO(new Bundle {
val a = Input(UInt(32.W))
val b = Input(UInt(32.W))
val out = Output(UInt(32.W))
})
io.out := (io.a << io.b) | (io.a >> (32.U(32.W) -
浏览 0提问于2021-11-19得票数 1
回答已采纳
如果我需要测试一个模块：
class myModule extends Module{
val io = IO(
new Bundle{
val In = Input(Vec(4,SInt(16.W)))
val Out = Output(Vec(4,SInt(16.W)))
}
)
/*
...
*/
}
poke io.In向量的最佳方法是什么？我知道你总是可以做一个循环来逐个戳io.In的每个元素。有没有更好的方法来做到这一点？我试过poke(...io.In.toBits,/*some BigInt*/)了。它似乎不起作用
浏览 1提问于2017-03-15得票数 4
1回答
我有一个巨大的3D矩阵，并且有一个循环。在每次迭代中，我希望从中提取一些不同的部分(例如: 10000)，然后计算这些部分与面片之间的卷积。
我知道使用循环可以很容易地完成这项工作，但这非常耗时。有没有比循环快得多的替代解决方案？
浏览 0提问于2015-12-09得票数 1
1回答
当我运行"cat /proc/interrupts“时，我可以得到以下结果：
CPU0 CPU1
0: 253 1878 IO-APIC-edge timer
1: 3 0 IO-APIC-edge i8042
7: 1 0 IO-APIC-edge parport0
8: 0 1 IO-APIC-edge rtc0
9: 0
浏览 3提问于2012-07-08得票数 2
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