FIRRTL中的定点数表示
FIRRTL（Flexible Intermediate Representation for RTL）是一种硬件描述语言（HDL），用于描述数字电路的行为和结构。在FIRRTL中，定点数表示是一种用于表示固定小数点数值的数据类型。
定点数表示是一种用于表示实数的编码方式，它将实数分为整数部分和小数部分，并使用固定的位数来表示小数点的位置。定点数表示通常用于需要高精度计算的应用，如信号处理、图像处理和通信系统等。
在FIRRTL中，定点数表示可以通过指定整数部分和小数部分的位数来定义。例如，一个定点数表示为Qm.n，其中m表示整数部分的位数，n表示小数部分的位数。定点数的范围和精度取决于整数部分和小数部分的位数。
定点数表示在数字电路设计中具有广泛的应用。它可以用于实现各种算术运算，如加法、减法、乘法和除法。定点数表示还可以用于实现滤波器、变换和编码等功能。
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2回答
来自libcores的引用
一个后处理器生成一个Verilog，并为FPGA的执行进行调整.第二个产生用于ASIC的Verilog。
这是真的吗？如何指定使用哪个后处理器？
我注意到我们可以发送一个选项‘-X xxx’到凿子，其中‘xxx’可以是高，中，低，verilog。这有关系吗？这些“编译器”的确切含义是什么？
谢谢!
浏览 2提问于2018-04-16得票数 2
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我正在尝试运行verilog编译器传递给一个110 it的Firrtl文件，并且我一直在摆脱内存错误，尽管给它一个宽敞的12G堆空间来玩。问题似乎在于解析器，特别是ANTLR，产生了太多的ArrayLists。对于Firrtl电路定义来说，110 Is是不是太大了？
该文件是用Chisel通过Firrtl和--compiler=high生成的。我的Firrtl版本是1.2-SNAPSHOT (本地构建的)，Chisel是3.2-SNAPSHOT (也是本地构建的)。
$ JAVA_OPTS="-Xms8G -Xmx12G" ../firrtl/utils/bin/firrtl
浏览 0提问于2018-11-11得票数 2
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所以，我有一个关于Chisel代码转换的理论问题。
我已经知道，Chisel代码被编译成Java，然后在JVM中运行，并发出等效的Verilog和C++源代码(针对较早版本的Chisel)。
但我在理解这个过程上遇到了很多麻烦。例如，在Chisel源代码中，我可以看到有一个Reg类，例如，它创建了寄存器的定义。然后，我可以在硬件设计中导入和使用这个类。但是，我不明白Reg类本身的描述与实际用途之间的区别何在。太让人困惑了。
例如，假设我正在开发一个使用Reg对象的项目，其中有一个名为whatever.scala的源代码，在这个源代码中有Reg对象。据我所知，寄存器本身的描述( Reg.scal
浏览 2提问于2017-08-07得票数 4
2回答
定点到浮点以及向后转换
、、、
正在转换固定的点。(用于分数的固定n位)到IEEE双安全？
ie: IEEE双精度格式可以表示一个定点可以表示的所有数字吗？
测试:数字转换为浮动pt格式，然后返回到其原始的固定pt格式。
浏览 5提问于2010-04-04得票数 0
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如何在C中将浮点数转换为定点格式的fix16_14？fix16_14表示2位整数和14位小数？考虑一个例子：-0.99633 =十六进制的c03c (二的补码表示)。请帮我解决这个C代码逻辑。
浏览 7提问于2019-04-23得票数 0
我看到由Chisel发出的下列FIRRTL代码：
cmem mem : SInt<64>[8]
和
infer mport _T = mem[io.address], clock
注意:我的内存对象名为"mem“。
但是，在firrtl 1.5.2规范中，术语"cmem“、"infer”和"mport“不出现。
谁来解释一下这些术语。更好的是，是否有一些我不知道的规范解释了他们？
浏览 7提问于2022-04-01得票数 2
有人能告诉我为什么下面的代码不能用Chisel详细说明吗？似乎我无法将其分配给UInt中的单个位。这是设计出来的吗？
我确实看到了Jack对类似问题的回应，但是以下类型的跨串的逻辑在SV中是常见的，并且很容易参数化，等等。我可以看到创建布尔的向量以及单个位，但仍然存在如何返回UInt的问题……
def ffo(pwidth:Int, in:UInt) : UInt = {
val rval = Wire(UInt(width=pwidth))
rval(0) := in(0)
for(w <- 1 until pwidth) {
rval(w) :
浏览 0提问于2017-01-11得票数 3
我有一些关于凿转换的问题。我知道这是理论上的，但如果有人能给出他的意见就好了。
1)我想问为什么Chisel不专注于VHDL / SystemVerilog转换。虽然Verilog和VHDL是一样的，但在一些国家，尤其是欧洲，他们更喜欢VHDL。2)类似地，仿真模型采用C++模型。为什么不使用SystemC来实现这个目的呢？
我读了一些笔记，发现FIRRTL是转换CHISEL-->FIRRTL--> Verilog和CHISEL-> FIRRTL--> C++模型的中间人。
使用(低)FIRRTL规格来转换VHDL语言和SystemC模型是一个好主意吗？
浏览 6提问于2018-03-31得票数 5
我有一个表示矩阵的自定义记录类型。包含矩阵条目的Record.elements值使用一个键字符串进行索引，该字符串由行号、下划线和列号组成，即s"${ row }_${col}“。
我还有第二种自定义记录类型，它表示矩阵数组，它们并不都必须是相同大小的(这就是为什么我不能使用Vec)。对于这种类型，Record.elements包含矩阵，并且简单地用int索引，类似于其他数组类型。
某些原因导致Firrtl解析器出现语法错误，如下所示：
line 8:30 no viable alternative at input '_0@[Matrix.scala 53:19]'
浏览 0提问于2018-10-08得票数 2
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我发现当从Chisel框架生成Verilog输出时，在chisel框架中定义的所有“结构”在界面上都丢失了。
这对于在更大的SystemVerilog设计中实例化这项工作是有问题的。
Chisel中有没有更好地支持这一点的扩展或功能？例如，自动转换凿“包”对象到SystemVerilog的“结构”端口。
或者在使用Enum类编写Chisel代码时创建SV枚举。
浏览 4提问于2018-11-08得票数 3
1回答
看来，Chisel中的大多数/所有Data类型都是密封类，不允许用户从它们扩展。是否可以添加有关某些用户定义的字段的信息，或者在将来添加支持？
我认为有几个例子可能有助于提供更多的信息：
端口描述可能用于文档
电压电平/偏置
- If you are doing some chip top level connections you may have to make certain connection
- Also many times signals will have a `set_dont_touch` (an SDC, not to be confused with Chisel `
浏览 3提问于2020-09-22得票数 2
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我今天更新了rocket-chip，注意到FIRRTL现在是这样说的： ------------------------------------------------------------------------------
Warning: firrtl.Driver is deprecated since 1.2!
Please switch to firrtl.stage.FirrtlStage
------------------------------------------------------------------------------ 好吧，很公平，我假设我们必须更
浏览 13提问于2019-06-06得票数 5
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我正在用chisel3编译一些有很多连接和连接的大型项目。现在，顶级对象及其所有子模块都在同一个Scala包中，我运行sbt "runMain top.Instantiator --verilog"。但是，它在FIRRTL中崩溃，出现以下错误： [info] Done packaging.
[info] Running top.Instantiator --verilog --testArgs vcs
[info] [0.005] Elaborating design...
[info] [68.146] Done elaborating.
[error] (run-main
浏览 17提问于2019-01-04得票数 2
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我想尽可能多地直接从Chisel代码中自动实例化ILA。这意味着实例化一个如下所示的模块： i_ila my_ila(
.clk(clock),
.probe0(a_signal_to_monitor),
.probe1(another_signal_to_monitor),
// and so on
); 我计划将我想要监控的信号存储在一个UInt列表中，以便在模块细化结束时可以生成上面的实例化代码，然后将其复制/粘贴到最终的Verilog代码中(或者编写一个自动执行该操作的Python脚本)。 首先，有没有更好的方法来做到这一点，也许是在FIRRTL级别？ 即使我采用这种半手动的方法，我
浏览 40提问于2020-10-14得票数 1
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我将地图点的纬度和经度值作为整数保存在数据库中。
所以我的值是: 3454534353。但是在使用时，我需要使用一个浮点数作为34.54534353。
如何进行此转换？
下面是我创建地图点的方法：
MapLocation *location = [[MapLocation alloc] init];
location.title = [NSString stringWithString:[locations objectForKey:@"title"]];
location.subtitle = [NSString stringWithString:[locations
浏览 0提问于2012-04-19得票数 0
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我已经设置了读取32位浮点数的联合设置，这个值是32.0800018310 (二进制值= 100000.0001010001111011)。
现在，我想使用整数数组显示浮点数的内容，它是12字节(每字节8位)。
但是，我得到了以下输出：
Display:
236
81
0
66
不应：
data_to_send[0]返回浮点数的前8位，为01111011 (小数= 123)。
data_to_send[1]返回浮点数的下一个8位，为00010100 (十进制= 20)
data_to_send[2]返回浮点数的下一个8位，即100000。(小数= 32)
data_to
浏览 1提问于2019-03-01得票数 0
基本上，我想开始研究一下Chisel/FIRRTL的内部结构。如果有人能给我指出我可以开始看的地方，那会很有帮助。
我一直在通读源代码。到目前为止，我知道Chisel已经作为Scala库实现了。每个Chisel对象都有一些发射FIRRTL的方法。在运行特定的Scala程序之后，遍历对象并生成FIRRTL。
我想知道的是，我是否一直在寻找正确的方向。我仍然没有计算出Chisel模块的AST形成和类型推断发生在哪里。最终我会到达那里，但如果有人能总结出我应该去寻找的地方，那就太好了。
当然，这对Chisel开发人员来说要求太高了，但即使是一些基本的信息也会有所帮助！
浏览 13提问于2019-10-23得票数 4
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在Z3求解器中，我希望使用定点表示法来表示数字，并使用四舍五入来执行算术运算。 例如:假设X、Y和Z表示定点数字类型， X[4,3] Total 4 digits number with 3 digits after the decimal.
Y[4,2]
Z[4,1]
Assign fixed point numbers to X, Y
X = 1.234 ( here there are total 4 digits & decimal digits are 3 )
Y = 45.67
Perform the Fixed point numbers Arithmetic
浏览 15提问于2020-06-24得票数 1
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我有一个生成以下FIRRTL的模块 module Deep_1 :
input clock : Clock
input reset : UInt<1>
output io : {in : {flip data : SInt<8>[4]}, constIn : {flip data : SInt<8>[4]}, ...}
...
... (elided)
...
wire inputData : SInt<8>[4] @[Deep.scala 32:23]
wire constIn
浏览 12提问于2019-09-18得票数 2
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我正在努力构建一个DSPComplex ROM仍然，并已经击中了我认为可能是一个实际的Chisel问题。
我已经构建了ROM，可以从看似合理的代码中生成verilog输出，但似乎无法用最基本的测试人员来测试模块。下面我把它简化为最基本的检查。
此错误是堆栈溢出，如下所示：
$ sbt 'testOnly taylor.TaylorTest'
Java HotSpot(TM) 64-Bit Server VM warning: ignoring option MaxPermSize=8G; support was removed in 8.0
[info] Loading set
浏览 1提问于2018-12-11得票数 1
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1回答
我在模拟包含梳形环的设计时遇到了一些问题.Firrtl抛出异常，如
循环图的无效线性化
当verilator后端正常使用警告时。
有可能用firrtl后端模拟这样的设计吗？我们能不能把
这里的示例代码：
import chisel3._
import chisel3.iotesters.PeekPokeTester
import org.scalatest.{FlatSpec, Matchers}
class Xor extends core.ImplicitModule {
val io = IO(new Bundle {
val a = Input(UInt(4.W))
浏览 0提问于2019-07-25得票数 2
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我正在使用一个向我发送十六进制值的设备，我需要将这些值转换为他的实际浮点值。有人知道如何在matlab中将十六进制值转换为浮点数吗？
Thx
浏览 0提问于2014-11-13得票数 0
如何从凿子代码生成FIRRTL文件？我已经安装了sbt，firrtl和verilator根据github维基。为简单的加法器创建了一个凿子代码。我想要生成FIRRTL并把它隐藏到Verilog身上？我的问题是如何从凿子代码中获取firrtl文件。谢谢。
源文件: MyQueueTest/src/main/scala/example/MyQueueDriver.scala
package example
import chisel3._
import chisel3.util._
class MyQueue extends Module {
val io = IO(new Bundle
浏览 4提问于2016-11-29得票数 2
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我想尝试一下chisel中的BlackBox功能，但我得到了以下警告信息，无法通过峰/戳测试：
Total FIRRTL Compile Time: 237.8 ms
WARNING: external module "BlackBoxSwap"(swap:BlackBoxSwap)was not matched with an implementation
WARNING: external module "BlackBoxSwap"(:BlackBoxSwap)was not matched with an implementation
WARNING: e
浏览 1提问于2018-09-17得票数 2
我有一些十进制值，如：
0 11.586 11.915 11.034
0 4.896 9.675 13.564
0 8.676 1.275 17.034
0 18.424 15.115 13.316
0 1.174 7.515 21.296
0 24.054 1.855 17.746
0 0.164 21.775 2.776
但我需要整洁格式的值，如下所示：
0 11.586 11.915 11.034
0 04.896 09.675 13.564
0 08.676 01.275 17.034
0 18.424 15.115 13.316
0 01.174 07.515 21.296
0 24
浏览 1提问于2018-03-16得票数 0
1回答
我有一个用Chisel编写的复杂模块。我正在使用chiseltest来验证它的操作。测试失败。我希望能够检查模块的内部连接值，以调试哪里出了问题。由于PeekPokeTester只允许我检查io信号的值，我如何检查内部导线？ 下面是一个示例： import chisel3._
class MyModule extends Module {
val io = IO(new Bundle {
val a = Input(Bool())
val b = Input(Bool())
val c = Input(Bool())
val d = Output(Boo
浏览 25提问于2021-09-29得票数 1
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在我的设计中，我将Chiffre作为错误注入的一种选择，并注意到一些带有printf的when语句。
when (enabled && RegNext(!enabled)) {
printf(s"""|[info] $name enabled
|[info] - seed: 0x%x
|[info] - difficulty: 0x%x
|""".stripMargin, seed, difficulty)
}
w
浏览 2提问于2021-12-14得票数 2
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我的问题是，informatica映射正在将表单8000196005072015中的一些转换为8.000196005072015e+15.The格式，该字段的数字数据类型被设置为50，其标度设置为0。如果不修剪数据(8000196005072015)，我如何才能防止这种情况发生。
谢谢
浏览 1提问于2015-07-21得票数 0
我不确定如何让这个函数返回小数点后两位的float。
float calcPrice(float a, float b, string x) {
if (x == "X") return (a - b) * 7.5;
else return (a - b) * 9.75;
}
浏览 0提问于2020-08-18得票数 0
例如，我需要确保一个寄存器数组是用块RAM合成的，然后在Verilog中：
reg [3:0] my_ram [255:0] /* synthesis syn_ramstyle=block_ram */;
我如何在Chisel中编写类似的代码？
非常感谢。
浏览 4提问于2017-12-27得票数 3
我似乎需要在创建注册表时使用cloneType，但在创建Wire时不需要使用它。有人能解释一下这两种情况的区别吗？看起来Wire和Reg应该有一个相似的接口。
以下是一个完整的testbench示例：
package ct
import chisel3._
import chisel3.util._
import chisel3.iotesters._
import org.scalatest.{Matchers, FlatSpec}
object TappedShiftRegister {
def apply[ T <: Data]( d : T, n : Int) : Vec
浏览 38提问于2017-08-31得票数 2
7回答
我正在寻找一个免费的C++定点函数库(主要用于嵌入式设备，而不是任意精度的数学)。基本上，要求是：
没有不必要的运行时开销:任何可以在编译时完成的操作都应该在编译时完成。能够在固定和浮点之间透明地切换代码，没有固有的overhead.Fixed点数学函数。如果你需要来回转换才能求平方根，那么使用固定点就没有多大用处。Small footprint。
有什么建议吗？
浏览 287提问于2010-06-01得票数 56
2回答
我想知道是否有一种方法可以将SQL中的浮点数转换为小数点之后的零填充数，例如，如果我有下表：
.--------------------.-------.
| name | grade |
.--------------------.-------.
| courseE | 5 |
| courseG | 4 |
| courseB | 2.5 |
| courseC | 2.5 |
| courseF | 1.25 |
| cou
浏览 2提问于2013-12-11得票数 0
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在我的代码中，我使用float进行货币计算，但是四舍五入产生了不想要的结果，所以我尝试将其全部转换为int。在我的init函数中，我对基础设施进行了尽可能少的更改，这样做了：
-(id)initWithPrice:(float)p;
{
[self setPrice:(int)(p*100)];
}
I乘以100 b/c在主要部分中，值以.xx到2个小数的形式给出。我异常地注意到，对于浮点数1.18，int将其舍入为117。有人知道它能做到这一点吗？浮点数将其保留为1.18。我预计它是以美分为单位的int等价物的118。
谢谢。
浏览 0提问于2011-01-19得票数 1
回答已采纳
3回答
我正在测试一个系统，它是特定的四舍五入--最后一个数字总是被舍入
例如：
123,459应该产生123,4699,9911应该产生100,00
我如何在python中实现它？
编辑
最重要的是，这些数字是价格。
浏览 4提问于2011-06-17得票数 2
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下面的代码实现了n个N位的固定优先级仲裁器。
import chisel3._
import chisel3.util._
class fixedPriorityArbiter(val n_reqs:Int = 4) extends Module {
val NO_OF_REQS = n_reqs
val io = IO(new Bundle {
val req = Input(UInt(NO_OF_REQS.W))
val grant = Output(UInt(NO_OF_REQS.W))
})
val high
浏览 8提问于2017-07-20得票数 2
1回答
在Chisel中是否有一个构造来生成Verilog generate块，而不是将Scala循环展开为非常大的(>100 k行)输出Verilog和FIRRTL文件。
例如，我有以下代码，它构造了一个MatrixElement模块的2D格，并将它们的输入和输出连接起来。
private val mat_elems = Seq.tabulate(rows, cols) { (i, j) => {
Module(new MatrixElement(n=i, m=j))
}}
for (i <- 0 until rows; j <- 0 until cols) {
浏览 0提问于2018-03-26得票数 2
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是否有一些内置的测试或工具，用于对凿子或firrtl设计与生成的verilog进行正式验证？verilog后端构建在哪些概念上？里面有虫子吗？
浏览 1提问于2018-04-12得票数 5
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2回答
此代码来自Uniswap v3开发书籍：
sqrtp_low = price_to_sqrtp(4545)
sqrtp_cur = price_to_sqrtp(5000)
sqrtp_upp = price_to_sqrtp(5500)
def liquidity0(amount, pa, pb):
if pa > pb:
pa, pb = pb, pa
return (amount * (pa * pb) / q96) / (pb - pa) # HERE
def liquidity1(amount, pa, pb):
if p
浏览 0提问于2023-04-07得票数 1
1回答
我试图用MySQL (InnoDb)存储一个货币值，我需要编写查询来聚合一些记录(sum)，而且我对输出的精度有问题！
我已经将字段的类型设置为双倍，并且我的值是精确的，但是MySQL的操作符并不像我所需要的那么精确。就其价值而言，PHP的默认操作符也不够精确，但是PHP中有一些bc*函数可以做到这一点。
我想知道是否有任何方法来调整MySQL操作符的精度？包括聚合函数？
作为记录，存储到MySQL并从它检索不会影响我的值--这意味着double是我的字段的理想类型。
浏览 1提问于2014-06-22得票数 0
回答已采纳
1回答
我的理解是，numeric_limits::max_digits10给出了小数点后可用的最大位数。但是如果我将setprecision()设置为一个大于这个值的值，它仍然会给出超过这个最大值的非零数字：
assert(std::numeric_limits<double>::max_digits10 == 17);
std::cout << std::setprecision(30) << double(.1) << '\n';
这将打印出来：
0.100000000000000005551115123126
超过17的数字是否不
浏览 28提问于2017-06-25得票数 1
我们在Chisel代码中添加了断言，但我们只希望它们发出警告，而不是停止模拟。有没有办法叫奇塞尔这么做？
例如：
断言(x(1) =/= nxt_val(1))
我们希望这只是给我们一个警告，这样我们就可以收集日志，找到时钟门是最有效的地方。
浏览 1提问于2018-11-12得票数 3
回答已采纳
我需要用VHDL计算一个arctan。为此，我将使用Cilinx IP Core "Cordic V4.0“。以下是数据表：
我读到arctan计算需要从-1到1的输入值。
我的值的范围是2^32位(整型，无小数)。
在将我的输入值放入Cordic算法之前，是否有必要对其进行转换？
如果是，它们应该如何转换？
向您致敬，埃里克
浏览 9提问于2017-02-07得票数 0
1回答
维基文章目前对半精度浮点整数范围(16位)有非常清晰的描述：
可以精确地表示0到2048之间的整数.....2049和4096之间的整数舍入为2的倍数(偶数).....4097和8192之间的整数舍入为4的倍数.....介于8193和16384之间的整数舍入为8的倍数.....16385和32768之间的整数舍入为16的倍数.....32769和65536之间的整数舍入为32的倍数.....等于或大于65520的整数被四舍五入为“无穷大”......
然而，对于定点整数，我在网上找不到关于整数范围的实用信息，它可以精确地表示32? 64？
它说半精度，0 01111 0000000001 =1
浏览 0提问于2013-10-04得票数 2
在chisel3中实现队列时，
对象队列返回TransitName
object Queue
{
/** Create a queue and supply a DecoupledIO containing the product. */
@chiselName
def apply[T <: Data](
enq: ReadyValidIO[T],
entries: Int = 2,
pipe: Boolean = false,
flow: Boolean = false): DecoupledIO[T] = {
if
浏览 0提问于2018-04-16得票数 1
问题：
为什么Uniswap使用Q表示法相对于uint256比率价格？在uniswap中的价格总是以token1 1/token1 0表示。哪个令牌取决于创建时的由合同地址分配的十六进制值。。
(token0, token1) = tokenA < tokenB ? (tokenA, tokenB) : (tokenB, tokenA);
所以，例如，ethereum上的WETH-USDC池地址是
> (WETH) 0xC02aaA39b223FE8D0A0e5C4F27eAD9083C756Cc2 > (USDC) 0xA0b86991c6218b36c1d19D4a2e9
浏览 0提问于2023-04-27得票数 0
回答已采纳
1回答
我有一个使用定点数字的程序，因为我使用的CPU不支持IEEE754浮点数。
首先通过查找指数将标准IEEE754s转换为不动点，然后通过手动访问内存中所述IEE754浮点的位数等方法，我一直做得很好。在转换之后，我就可以做定点计算了。
但是，是否有可能将不动点(例如Q15.16整数)重构为没有FPO的IEE754浮点，以便支持type 754/FPO的CPU能够将其读取为它们的本机浮点数类型？是任何地方的代码或例子，CPU的FPO单元实际上如何在原始字节操作中进行这种转换，还是仅仅是一些在软件中无法实现的黑魔法？很明显，我不是在寻找超精确的转换。
到目前为止我看到的所有答案都是使用FPO的。例
浏览 5提问于2020-05-03得票数 1
回答已采纳
1回答
我一直在寻找初学者对floatBuffer是什么以及它与3D编程的关系的解释(特别是在java的LWJGL中使用)。似乎我不得不将它分配给照明和广告牌之类的东西，但我不完全理解它的用途或它是什么，有人能解释一下吗？
浏览 1提问于2012-04-20得票数 0
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在模拟某些ppm对象(例如，通过操作rmhcontrol选项)时，似乎存在使用一定数量的点的方法，但对于LGCP，我没有看到类似的选项。
在查看了文档和源代码之后，看起来rLGCP的点数是由lambda的集成和模拟窗口的区域控制的(每个文档来自rpoispp和对mu=integrate(lambda)的调用)。然后在对rpois的调用中使用它作为"mu“参数，该参数确定模拟(nn=rpois(mu,nsims))中使用的点数。因此，目前直接控制点数的唯一方法似乎是编辑各种函数调用和随后的"nn“变量，以接受用户定义的常量值，而不是基于lambda的随机抽签。对吗？
或者，我正在
浏览 7提问于2021-04-01得票数 1
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