Makefile自动变量

是在Makefile中预定义的一些变量，用于简化和优化Makefile的编写和维护。这些变量会根据不同的上下文自动地获取相应的值，无需手动定义和赋值。

常见的Makefile自动变量包括：

1. $@：表示目标文件的名称。在规则中，$@代表规则中的目标文件名。
2. $<：表示第一个依赖文件的名称。在规则中，$<代表规则中的第一个依赖文件名。
3. $^：表示所有依赖文件的列表，以空格分隔。在规则中，$^代表规则中的所有依赖文件名。
4. $：表示与目标文件相对应的源文件名（不包含后缀）。在规则中，$代表规则中的目标文件名去掉后缀。
5. $?:表示比目标文件新的依赖文件列表，以空格分隔。在规则中，$?代表规则中比目标文件新的依赖文件名。

Makefile自动变量的使用可以简化规则的编写，提高Makefile的可读性和可维护性。以下是一个示例：

# 假设有两个源文件：main.c和utils.c，目标文件为main.o和utils.o

# 编译规则
%.o: %.c
    gcc -c $< -o $@

# 链接规则
app: main.o utils.o
    gcc $^ -o $@

# 清理规则
clean:
    rm -f *.o app

在上述示例中，使用了$@、$<、$^等自动变量来代表目标文件、依赖文件等，使得规则的编写更加简洁和易懂。

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