Quartus 17.1中使用的Quartus 14.1加密文件
是指在Quartus 17.1版本中使用Quartus 14.1版本生成的加密文件。
Quartus是一款由英特尔（Intel）开发的集成电路设计软件，用于设计和开发FPGA（现场可编程门阵列）和CPLD（可编程逻辑器件）等数字电路。加密文件是为了保护设计的知识产权和代码的安全性而创建的，它可以防止未经授权的访问和修改。
Quartus加密文件的主要分类有两种：.sof（SRAM Object File）和.jic（JTAG Indirect Configuration File）。.sof文件是一种可直接下载到FPGA芯片中的文件，用于配置FPGA的逻辑电路。.jic文件是一种间接配置文件，它可以通过JTAG接口将配置数据加载到FPGA芯片中。
Quartus加密文件的优势在于保护设计的知识产权和代码的安全性。通过加密文件，设计者可以防止他人未经授权地访问和修改设计，确保设计的机密性和完整性。
Quartus加密文件的应用场景包括但不限于：
- 保护知识产权：加密文件可以防止他人窃取设计的知识产权，特别是对于一些商业机密和核心算法的保护非常重要。
- 安全传输：加密文件可以确保设计在传输过程中的安全性，防止被黑客篡改或窃取。
- 安全存储：加密文件可以保证设计在存储过程中的安全性，防止被未经授权的人员访问和修改。
腾讯云提供了一系列与FPGA相关的产品和服务，例如FPGA云服务器（链接地址：https://cloud.tencent.com/product/fpga），可以帮助用户快速部署和使用FPGA资源。同时，腾讯云还提供了云安全产品，如云防火墙（链接地址：https://cloud.tencent.com/product/ddos），可以帮助用户保护云上资源的安全。
请注意，以上答案仅针对Quartus 17.1中使用的Quartus 14.1加密文件的概念、分类、优势、应用场景和腾讯云相关产品的介绍。
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在Quartus prime 17.1中使用特定于Quartus 14.1的Quartus加密文件版本是否有任何问题？
浏览 24提问于2019-01-03得票数 0
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我在Quartus II版本14.1中编写了以下代码：
LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
ENTITY light IS
PORT ( x1, x2 : IN STD_LOGIC ;
f : OUT STD_LOGIC ) ;
END light ;
ARCHITECTURE LogicFunction OF light IS
BEGIN
f <= (x1 AND NOT x2) OR (NOT x1 AND x2);
END LogicFunction ;
但是在计时模拟时，我得到了
浏览 35提问于2018-02-22得票数 0
我不能在我的64位计算机上使用Quartus 14.1.0和Linux (喘息和Jessie)。
如果我在控制台上启动它，我就会收到这样的消息：
user@fpgaformation:/opt/altera/14.1/quartus/bin$ ./quartus
Inconsistency detected by ld.so: dl-close.c: 743: _dl_close: Assertion `map->l_init_called' failed!
并正确地启动了GUI。但是，在使用了几分钟之后，quartus突然消失了，终端上没有消息，只有一个altera问题窗口。在
浏览 1提问于2015-02-16得票数 2
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我在linux上使用的是quartus 14.1网络版，但每次我启动它时，几分钟后我就会收到这个错误。我试着寻找如何修复它，但我走进了死胡同。所以有人知道我该怎么解决这个问题吗？
*** Fatal Error: Segment Violation at 0x7f672b52728a
Module: quartus
Stack Trace:
0x214ed: addbyter + 0xd (curl.so.4)
0x21829: dprintf_formatf + 0x159 (curl.so.4)
0x22a45: curl_mvsnprintf + 0x25 (cu
浏览 1提问于2019-10-21得票数 0
4回答
我正试图解析以下文本
# ---------------------------------------------------------------------------- #
# Packages
# ---------------------------------------------------------------------------- #
set_global_assignment -name VHDL_FILE [file join $::quartus(qip_path) "file_1_test_1_qip.vhd"]
set_global_a
浏览 8提问于2016-08-19得票数 1
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1回答
我正在设计一个SystemVerilog中的有限状态机，通过QuartusII (14.1)工具进行综合，放在Altera FPGA上。我使用枚举声明来使代码更加合理：
typedef enum logic [7:0] { CMD_INIT,
CMD_WAIT,
CMD_DECODE,
CMD_ILLEGAL,
CMD_CMD0,
浏览 5提问于2015-03-28得票数 1
1回答
我正在做一个产生大量组件的项目。我遇到的问题是Quartus正在/db目录中生成大量的文件，大约有几十万个。
我正在开发的系统存储空间有限，而且速度也很慢。只需删除db文件夹就需要20分钟的时间，对于这个项目，我需要做很多单独的构建，所以这是一个很大的瓶颈。
Quartus是否支持在合成过程中将db存档保存在ram中？
Vivado有create_project命令的create_project选项。有等价物吗？我已经看过"Quartus II脚本参考手册“，但还没有发现任何东西。
Quartus版本为19.1
谢谢。
浏览 2提问于2021-04-19得票数 1
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当我用Quartus编译我的项目(15.0Webedu)时，我会收到以下错误消息：
10430 VHDL nios.vhd主单元声明错误:主单元"NIOS“已经存在于库"nios”中
在我的项目文件中，我有"NIOS.vhd“文件。编译后，Quartus在db文件夹中生成另一个名为"nios.vhd“的文件。这个文件与我的文件"NIOS.vhd“不一样，因此我得到了这个错误消息。目前还不清楚的是，为什么Quartus会在数据库中生成另一个文件？我怎样才能解决这个问题？
浏览 0提问于2015-10-07得票数 1
2回答
在使用顶级文件(VHDL)和Altera特定的PLL编译了一个项目(使用Quartus)之后，我尝试用ModelSim来模拟它。
当我启动RTL模拟时，我会在文件夹work (在库窗口中)中看到我的顶级文件，但看不到PLL (Verilog文件)的Altera实例。
问题：如何设置Quartus或ModelSim以查看我的顶级文件和 Altera实例？
浏览 2提问于2016-05-18得票数 1
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1回答
我正要从Quartus的VHDL项目中的文件中创建一个新的wave，但我在该位置的验证部分找不到波形类型。
在我们向项目添加新文件的地方，我能做什么？
我使用的是Quartus的网络版。
浏览 1提问于2015-03-25得票数 1
我对标准外卖有异议。我正在生成一个Altera QuartusII进程，它使用其内置的tcl解释器执行一个Tcl脚本，然后退出。
当我从Windows上的命令提示符和/或Linux上的bash运行该进程时，stdout顺序如下所示：
Synthesizing
... lots of quartus_map and quartus_cdb messages ...
Fitting
... lots of quartus_fit messages ...
但是，当我使用Qt的QProcess生成进程并在进程完成时读取完整的stdout缓冲区时，顺序如下所示：
... lots of quartu
浏览 4提问于2014-04-09得票数 2
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2回答
我必须从文件中加载ROM。Quartus可以直接使用.mif文件，并且可以在textio的帮助下为我编写的模拟器(一个快速而肮脏的) .mif文件解析器。有没有一种方法可以检测合成器工具(在我的例子中是Quartus)，并在没有被合成器工具编译的情况下生成textio文件加载器进程？
()
浏览 1提问于2012-01-09得票数 3
我在我的ubuntu机器上运行一个程序(quartus)有问题。我得到了以下错误。
quartus: symbol lookup error: /usr/lib/i386-linux-gnu/libXi.so: undefined symbol: XESetWireToEventCookie
我有正确的libXi.so.6.0.0文件，但是不管我把它放在哪里，除非我apt-get remove libxi-dev，否则OS不会使用它，但是很多软件都使用这个libXi。我想要做的是在动态链接器中添加某种异常，这样quartus就可以使用它所需要的libXi.so，而其他所有东西仍然使用/usr/
浏览 0提问于2012-10-10得票数 0
我试图在Ubuntu22.04(64位)上运行Quartus 13，和许多其他人一样，libpng12.so.0不允许它运行。首先，它不能提供文件。然后我从对另一个问题的回答下载并安装了包，然后手动将文件放在Quartus安装文件夹中，因此错误更改为：
quartus: error while loading shared libraries: libpng12.so.0: wrong ELF class: ELFCLASS64
Quartus的安装文件夹有一个路径：/home/developer/n/quartus/bin
现在我问这个问题，因为很多解决方案在Ubuntu 21之前都很好。我
浏览 0提问于2022-12-29得票数 0
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什么是.rbf文件?如何从windows上的Quartus输出文件.sof生成它们？
浏览 0提问于2015-03-02得票数 3
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在Fedora 22 64位中用Modelsim安装Quartus 13.0。运行夸特斯32位，因为我有很多很多问题，否则。然而，我可以启动Quartus，创建一个项目，合成它，启动模拟窗口并配置输入信号。然后，当单击启动Modelsim的按钮时，它将开始执行它的任务，但最终会以
模型was Altera没有被发现。请安装Quartus II安装程序中包含的ModelSim-Altera，或者通过选择“模拟>选项> Quartus II模拟器”来使用Quartus II模拟器。
这根本不是事实。我可以通过运行vsim来启动Modelsim。下面是完整的输出。任何解决这个问题
浏览 4提问于2015-09-14得票数 9
1回答
我试图跟随 wiki页面(特别是quartus项目文件中的“支持示例材料”)来了解如何使用所提供的vga控制器。我的主要目标是让黄色块出现在我的显示器上，如这个quartus项目中的代码所示。然而，在我将项目导入quartus之后，编译它，然后将它放在面板上，我的监视器说：“监视器显示不支持当前的输入时间。请将您的输入时间更改为1920 x 1060 Hz或任何其他监视器列出的时间。”任何帮助都是非常感谢的。
浏览 12提问于2015-11-27得票数 1
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2回答
我尝试使用以下命令提取.tar.gz文件
spgt@ubuntu:~$ tar xvf 12.0sp1_232_quartus_free_linux.tar.gz
但这是我按回车后看到的
tar: 12.0sp1_232_quartus_free_linux.tar.gz:
Cannot open: No such file or directory
tar: Error is not recoverable: exiting now
浏览 0提问于2012-08-03得票数 1
1回答
在Quartus合成之前，可以修改Qsys生成的Verilog吗？
我在Qsys下设计了一个组件。我在Quartus (14.0)项目下添加了design.qsys文件，并选择它作为顶层。
Qsys生成一个verilog顶级组件，名为sign.v，但是如果我修改它，Quartus将在合成项目时删除我的修改。
我想修改顶部组件导出一些在fpga上的avalon信号I/O (芯片选择和写入)，以看到它在我的示波器。
浏览 1提问于2015-01-29得票数 0
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TL博士:我希望能够通过双击.desktop文件并保持非sudo方式的良好外观(相对于sudo方式)，启动具有根用户隐私的GUI应用程序。
。
我在这里看过有关的问题/答案，但我不能说我了解情况并找到了解决办法。他们要么没有很好的结构和解释，要么我只是不明白。或者他们中的大多数提到了gksu，但据我所知，gksu已经从存储库中删除了。我不能安装它。
屏幕截图可以在问题结尾处找到。
我知道这将是一个混乱的问题，请原谅我。
现在，我已经在我的计算机上安装了Quartus程序，我可以通过(屏幕截图的左边)运行它：
/home/muyustan/altera/13.1/quartus/bin/quar
浏览 0提问于2020-04-15得票数 1
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我试图使用Quartus中的矢量波形文件对我的VHDL设计使用仿真波形工具进行功能仿真。但是，当我来运行模拟时，我会得到以下错误：
# ** Error: ORB-SLAM.vho(31): Library maxv not found.
# -- Loading package TEXTIO
# -- Loading package std_logic_1164
# -- Loading package std_logic_arith
# ** Error: ORB-SLAM.vho(34): (vcom-1136) Unknown identifier "MAXV".
#
浏览 6提问于2017-04-09得票数 0
我是Inno设置的新手，所以如果这个问题听起来很幼稚，请原谅我。让我先给你看一下代码：
RegQueryStringValue(HKEY_LOCAL_MACHINE,'SOFTWARE\Altera Corporation\Quartus','Quartus Version',QR_ver);
Result := True;
QR_ver应包含'Quartus Version‘内的值，但它返回空字符串。是的，我检查了'Quartus版本‘本身不是空的。它包含值“14.0”
请帮帮忙
浏览 3提问于2014-11-04得票数 0
1回答
对于我来说，我似乎无法将Quartus bin目录添加到PATH变量中。
为了为所有用户添加，我编辑了/etc/profile，添加了如下行：(用sudo gedit /etc/profile打开文件)
/home/jaco/altera/14.0/quartus/bin/
我关闭文件，执行。/etc/profile，然后执行回送$PATH。这将显示我刚才添加的目录，但是当我打开另一个shell并再次执行echo $PATH时，目录就会消失。
我做错了什么？
浏览 2提问于2014-08-06得票数 0
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我刚安装了Quartus WebEdition 12，正在尝试安装设备驱动程序。
/opt/altera是安装altera的文件夹。
/opt/altera/quartus/drivers/wdrvr/linux64是我尝试按照教授的建议安装驱动程序的地方。
configure命令可以很好地执行。make失败了，因为它的内核太新，不受支持。我在fedora上的3.6.11内核上。
对问题有什么帮助吗？
浏览 0提问于2013-02-27得票数 1
1回答
我试图模拟一个非常简单的.vo文件，即quartus编译的输出，我附加了我的代码、.v文件和quartus输出.vo文件。模拟模型采用-altera.试运行后，屏幕上出现了跟随错误。我怎么才能解决这个问题？
谢谢
CA.v：
module CA (input a , b, output c);
assign c = a + b;
endmodule
CA.vo：
// Copyright (C) 1991-2014 Altera Corporation. All rights reserved.
// Your use of Altera Corporation's desig
浏览 2提问于2014-12-16得票数 1
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在搜索了很多关于这个问题之后，我仍然面临着检查正在运行的进程是否已经结束的问题。当用户点击GUI中的“Go”按钮时，程序将运行约5秒并关闭。当它完成时，我想做一些事情(例如，在GUI中做绿色标记)。
我的问题是“GetProcessesByName”显然看不到程序，这很奇怪，因为我在任务管理器中看到了它。程序名为quartus_pgm.exe。参见以下代码，我尝试过quartus_pgm、quartus_pgm.exe或quartus_pgm.exe32(如任务管理器中所示)，但一无所获！
如果我输入'cmd‘，它确实会看到它( quartus_pgm是从cmd中调用的)，但它不是我要
浏览 0提问于2014-06-12得票数 13
回答已采纳
我试图使用英特尔提供的tcl脚本运行IntelFPGA的示例设计。它报告了在读模式下打开单元文件"blabla“的错误(vlog-7)。没有这样的文件或目录(errno = ENOENT)。我找不到错误。然后我尝试了我以前使用过的一个modelsim项目，它曾经工作过。我得到了同样的错误！有什么问题吗？
在tb_run.tcl开始时(从命令行MODELSIM> VHDL 2008 do tb_run.tcl运行)，这个tb_run.tcl文件是由quartus示例生成的
global env ;
# set QUARTUS_INSTALL_DIR "$env(QUART
浏览 1提问于2019-06-25得票数 1
我正在使用Quartus运行模拟和分析Verilog代码。我已经搜索过互联网和堆栈溢出，但似乎还没有为我的问题找到答案。
我想用我在Quartus中打开的Verilog代码运行RTL，但是当我打开Verilog代码本身时，编译和其他选项都是无效的。不过，我注意到，当我打开一个QPF文件时，它似乎是有效的。
我需要创建一个QPF文件才能使用吗？如果是这样的话，我如何使用现有的Verilog代码来做到这一点呢？
浏览 1提问于2017-11-08得票数 0
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我设计了一个RAM模块，我需要这个模块的多个实例，每个实例都有一个不同的内存初始化文件。
Quartus手册说Quartus支持$readmemh()函数来初始化内存。因此，我向该模块添加了两个参数，并将不同的参数传递给每个实例，以便指定每个实例将读取哪些文件。
我的以下代码可以在Modelsim中工作，但在合成时失败。Quartus崩溃，在我删除它之后，Quartus成功合成。
module cell_module
#(
parameter X_ID = "1",
parameter Y_ID = "1",
parameter DIR_
浏览 2提问于2017-04-03得票数 5
1回答
模型error Altera误差
、、、、
我使用的是UbuntuLinux14.04LTS和Altera 15.0网络版，由于授权错误，我很难模拟我的设计。我正在为LCD_driver设计一个液晶触摸屏，由terasic设计，由Altera设计。
老实说，我对像ModelSim-Altera这样的仿真软件没有多少经验，但我知道如何使用.vwf文件并使用它们进行仿真，我也知道如何使用信号分析逻辑分析器。在创建了应用程序.vwf文件之后，我编译了该项目，我按下run functional 并获得了一个窗口，其内容如下：
确定ModelSim可执行文件的位置..。
使用: /home/bdoronnb/Downloads/Quartus/
浏览 3提问于2015-08-09得票数 9
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当我尝试使用Quartus生成的英特尔芯片上闪存IP时，我收到此vsim错误。在submodules/rtl文件夹中有一个altera_onchip_flash_block.v文件，但它只是十六进制的数字，所以它不能被ModelSim编译。 # Time: 0 ps Iteration: 0 Instance: /ufm_testbench/ufm_inst/flash/onchip_flash_0 File: ../../FFB900_UFM/verilog/altera_onchip_flash.v Line: 309
# Searched libraries:
浏览 90提问于2021-05-03得票数 0
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4回答
我正在尝试从命令行使用Linux (Kubuntu 12.04 LTS)上的Quartus II 13.0 (免费Web包)，以便从Verilog RTL生成Verilog技术网表。我需要在一个项目中比较不同工具为数千个生成的Verilog文件生成的合成结果。因此，使用GUI并不是一个真正的选择。
例如，在Xilinx Vivado中，我可以使用以下TCL命令来完成此操作：
read_verilog input.v
synth_design -part xc7k70t -top top_module
write_verilog output.v
我使用过的大多数ASIC工具都提供了类似的接口。
浏览 6提问于2013-07-03得票数 5
回答已采纳
1回答
我正在设计一个FIR滤波器在Verilog与Quartus II。我需要浮动我的系数，所以我尝试使用浮子，但reall不支持Quartus，所以我做什么？
谢谢
浏览 4提问于2015-05-03得票数 0
我正在学习Verilog与Altera's (现在的英特尔) Quartus /w和DE0_Nano Cyclone开发板。我有Charles等人的书“使用Verilog的数字系统设计”，这似乎在Verilog模块级别非常好。我还查看了许多在线教程，并且我有一个使用单个Verilog文件工作的项目，就其本身而言，这是很好的。
我缺少的是如何将一个项目分成多个层次的Verilog源文件，并且找不到任何指导。我只希望层次结构的顶层文件在Quartus项目的.bdf文件中实例化顶层模块(项目的顶层像电路一样绘制)。
有人知道怎么做吗？我认为简单地将较低级别的文件包含在顶层的Verilog文件
浏览 4提问于2017-01-05得票数 0
在从Quartus生成的报表文件中，有多个“表”，如下所示：
+---------------------+
; Section1 Title ;
+---------------------+
Miscellaneous text
+-----------------+
; Table1 Header ;
+--------+--------;
; Field1 ; Field2 ;
; Field3 ; Field4 ;
+--------+--------+
Table notes
+------------------------+
; Table2 Header
浏览 0提问于2023-01-13得票数 1
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1回答
我有Xilinx背景，现在我碰巧在Altera设备上写了一些代码。我有一个关于产生后合成模型(也是后拟合)的问题。在Xilinx上，我有netget，可以生成verilog或vhdl后合成模型，我的设计可以自由使用，例如在iverilog编译器中。I quartus ii我找到了quartus_eda工具，但我无法执行我想要的，我可以生成*.vo文件，这些文件看起来很好，但我无法找到库来覆盖在那里使用的元素。我正在使用--tool=modelsim。我该在哪里照顾他们？
浏览 3提问于2015-09-28得票数 0
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1回答
当我单击按钮Run functional Simulation下时，我会看到以下错误：
Determining the location of the ModelSim executable...
Using: C:\altera\13.1\modelsim_ase\win32aloem
To specify a ModelSim executable directory, select: Tools -> Options -> EDA Tool Options
Note: if both ModelSim-Altera and ModelSim executables are a
浏览 11提问于2015-03-07得票数 0
现在，我正在尝试place-routing on when，但当我在web上搜索时，我总是看到关于quartus路由的学费。出于好奇，我试着找出它们之间的区别。然而，目前还没有确切的答案。但是当我移动这两个工具的布局时，我感觉quartus的布局看起来像是在一个稳定的芯片上制作。但是相遇会给我更多习惯的感觉。因此，我认为quartus for FPGA会遇到ASIC。我说的对吗？如果没有，请告诉我确切的故事。
浏览 2提问于2014-03-21得票数 0
Quartus需要循环命名，即使SystemVerilog没有。有没有办法避免它呢？(我可以使用ModelSim，但我的FPGA需要Quartus。)
浏览 0提问于2015-07-19得票数 0
1回答
我正在尝试运行Quartus Prime软件，但是当我尝试在安装后运行它时，没有GUI显示。我读到这可能是因为我的窗口管理器(i3)返回了一个非标准的窗口名称，Quartus无法理解它。
此问题显示将WM名称设置为修复类似问题：https://stackoverflow.com/questions/14486147/java-web-start-application-shows-empty-window-on-xmonad
如何使i3向Quartus报告不同的窗口管理器名称？
浏览 0提问于2017-05-31得票数 3
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I在Ubuntu20.04上安装了Quartus Prime 21.1，运行良好。
I也有ModelSim 20.1.1，它运行良好的
我在Quartus Prime上找到了通往ModelSim的正确路径，它甚至可以识别版本(不幸的是，我不允许把图片放在这里，但相信我，这部分我做对了)。我试过两种变体：
( a) /home/domvito55/intelFPGA_lite/20.1/modelsim_ase/bin
和
( b) /home/domvito55/intelFPGA_lite/20.1/modelsim_ase/linuxaloem
，但是当我试图从Quartus内部运行Mod
浏览 24提问于2022-03-13得票数 1
我在我的大学有一个任务，涉及到使用Quartus -他们使用Quartus 18.0 Lite。
板卡为采用10M50DAF484C7G芯片的terasiC DE10 -Lite板卡
我已经在我的windows和linux机器上安装了这个，但都有同样的问题。
我下载了带有MAX10设备.qdz文件的Quartus，所以它应该在那里。
注意:当创建一个项目时，我可以将设备设置为10M50DAF484C7G，但是当涉及到将我的逻辑电路设计上传到电路板时，它不会在选项中列出。为了清楚起见，我附上了一个截图：
如果有人能提供帮助，我将不胜感激，因为这意味着我不能在周末测试我的工作，因为出于健
浏览 68提问于2019-11-23得票数 0
1回答
我正在使用Quartus来综合FPGA的一个组合电路。现在，我希望在不考虑资源消耗的情况下获得最佳的最大频率。当前关键路径由如下所示的乘法序列组成：
res = a * b * c *d
我想知道Quartus是否有可能自动生成一个等价的组合逻辑，它具有更短的关键路径，如下所示：
ab = a * b
cd = c * d
res = ab * cd
它们在关键路径上只有两个乘法器。我发现Quartus的一个在线文档提到了这是可能的，但没有说明如何做到这一点：
流水线在这里不起作用，因为我不想改变这个组合电路的时序。
浏览 1提问于2016-03-07得票数 0
2回答
我需要使用XSLT2.0删除xml文件中具有相同ID的一些节点。结构如下：
<Root>
<media tipo="immagine" id="1">
<numero>14.1</numero>
</media>
<media tipo="immagine" id="2">
<numero>14.2</numero>
</media>
<media tipo="immagin
浏览 2提问于2014-11-28得票数 0
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1回答
我正尝试在以下计算机上运行Quartus 13.0：
parrot 4.18.0-parrot10-amd64 #1 SMP Debian 4.18.10-1parrot10 (2018-10-06) x86_64 GNU/Linux.
我已经完成了Quartus 13.0的安装，当我尝试执行它时，我得到了这个错误：
quartus: error while loading shared libraries: libpng12.so.0: cannot open shared object file: No such file or directory
我已经在stack overflow和其
浏览 30提问于2018-11-21得票数 1
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1回答
我需要使用Quartus 16.1为Altera FPGA生成bin文件
我可以生成sof文件，RBF或Jic文件，但我找不到任何地方生成bin文件。
我需要它，因为我们用来升级FPGA的自定义软件使用这种格式，并且没有手册或指南来生成它。
谢谢!
浏览 5提问于2017-05-25得票数 0
我正在尝试安装DaVinci解决方案。当我跑的时候
~$ sudo sh /home/braedon/Public/VideoE…/DaVinci_Resolve_14.1_Linux
要打开安装程序，我会得到以下错误：
sh: 0: Can't open /home/braedon/Public/VideoE…/DaVinci_Resolve_14.1_Linux
我访问了无法运行脚本文件，并尝试了他们建议的解决方案：
chmod +x /home/braedon/Public/VideoE…/DaVinci_Resolve_14.1_Linux
但这返回了以下错误：
chmod:
浏览 0提问于2017-11-22得票数 0
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很抱歉有这么笼统的问题。我有Verilog方面的经验，但是我对FPGA和Quartus II还不熟悉。我使用Quartus II来编译一个设计，看看设计使用了多少逻辑。我学习了Altera的Quartus II快速教程。
然而，经过分析和综合之后，我发现根本没有逻辑利用。只能看到顶部模块的两个输入引脚。
我设计的顶层模块是
RiSC(clk,reset)
当然，编译后，仍然只有两个引脚。
你遇到过这个问题吗？你能给我一些提示吗？该设计包含数百行verilog代码，因此应该有逻辑使用。
谢谢!
浏览 4提问于2013-12-12得票数 0
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说的都是真的。
我有一个设置，需要使用环境变量来设置这类赋值。大多数看起来都能工作，但是当涉及到tcl脚本中的QIP_FILE分配时，Quartus错误。在.qsf项目文件中使用显式路径可以工作。在.qsf文件中是否存在使用环境变量的方法，或者我是否在.tcl脚本中做错了什么？
我用的台词是：
set_global_assignment -name QIP_FILE $::env(MY_VAR_PATH)/my/path/my.qip
在这方面有任何帮助都很好，
提前感谢
编辑:尝试使用.tcl脚本时遇到的错误是：
---------------------------------------
浏览 0提问于2016-07-13得票数 0
1回答
我想在Quartus里做个模拟。因此，我在赋值菜单中分配了一个Testbench。我的测试平台包括我的DUT(D)和一个额外的组件(E)，它仅用于模拟(因此这个组件包括不具有同步性的语句)。如果我将E从Testbench中删除，那么我的模拟就会运行，但是当我想将E包含在Testbench中时，我从modelsim中得到了错误：
my_testbench.vhd(197): (vcom-1195) cannot find expanded name "mylib.only_for_simulation".
如何使Quartus/Modelsim编译E文件？
浏览 0提问于2016-01-16得票数 7
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