SystemVerilog中的可变宽度位切片
是一种针对信号、寄存器或变量的操作，用于选择位范围。它允许根据需要选择不同的位宽度，以便更灵活地处理数据。
在SystemVerilog中，可变宽度位切片使用[ ]操作符表示。该操作符可以在两个索引之间创建一个位切片，以选择信号或变量的特定位范围。例如，[7:0]表示选择从第7位到第0位的所有位。可变宽度位切片还可以使用常量或表达式作为索引，以动态地选择位范围。
可变宽度位切片在各种设计场景中都有广泛应用。以下是一些应用场景示例：
- 数据处理：可变宽度位切片可以用于提取、操作和处理数据的特定位范围。例如，当需要仅处理数据的低8位时，可以使用
[7:0]位切片选择这些位。 - 寄存器映射：在芯片设计中，寄存器映射用于将寄存器和特定功能关联起来。可变宽度位切片可用于从寄存器中读取或写入特定的位范围，以进行配置或状态更新。
- 时序约束：在时序约束中，可变宽度位切片可用于指定输入或输出信号的特定位范围。通过限制时序约束范围，可以更精确地描述设计的时序要求。
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给定一个矩阵
logic [0:3] [0:3] matrix =
{4'b 1111,
4'b 1111,
4'b 1111,
4'b 1111
}
在运行时，我得到输入(x，y)作为索引。我想达到索引(x，y+1)，(x，y)，(x，y-1)并更改它们。
例如，如果我得到(x，y)=(1,2)，那么我将得到
{4'b 1111,
4'b 1011,
4'b 1011,
4'b 1011
}
我试着在一个always_ff块中这样做：
a
浏览 6提问于2021-05-25得票数 0
2回答
当数字大小是可变的，因此必须通过参数设置时，如何设置最大数目？在下面，结果必须是"FFFF"，但模拟器只返回"F“。有人能解决这个问题吗？
`define SIZE 10
module tb1;
reg [15:0] a;
initial begin
a = `SIZE'hF;
$display("a=%h",a);
end
endmodule
浏览 0提问于2013-08-20得票数 2
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bit[2:0] size;
bit[2:0] num;
bit[59:0] data;
data = 60'h12345;
num = 3'h1;
size = 3'h1;
data = {(num+1){data[(size+1)*10-1:0]}};
/Error-IRIPS部分非法范围-选择/警告-WUIMCM未知在多目标乘法器中
我该怎么解决这些问题？
浏览 2提问于2021-11-08得票数 1
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我正在使用v10的Icarus，Windows8.1，并且在编译一维数组时遇到了困难，例如：
localparam [15:0] A[0:5] = {
0,
10920,
21840,
32760,
43680,
54600
};
或者像这样的2D数组：
localparam [1:0] B[0:5][0:2] = {
{2'b00, 2'b10, 2'b01},
{2'b10, 2'b00, 2'b01},
{2'b10, 2'b01, 2'b0
浏览 3提问于2017-06-02得票数 1
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我们有一个带有字符串参数的模块xxx。
module xxx;
parameter PAR = "bad"
generate
if (PAR == "abc") begin
end
endgenerate
endmodule
我们实例化模块并传递一个参数值。
xxx #(.PAR("abcd")) u_xxx;
线条工具将会对线条发出警告。分析值"abcd“是32位，但"abc”是24位。
if (PAR == "abc") begin
有没有一个很好的解决皮棉问题的方法？
浏览 0提问于2020-09-17得票数 1
如果我想声明所有的128位向量，这些方法中的哪一种总是正确的？
wire [127:0] mywire;
assign mywire = 128'b1;
assign mywire = {128{1'b1}};
assign mywire = 128'hFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF;
浏览 0提问于2013-09-30得票数 17
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在使用Verilog几个月之后，我很好奇在以下几个方面之间的差异是什么：
reg [31:0] sum;
integer sum;
由于整数只是一个32位的值，为什么不能使用reg来表示它呢？为什么其中一个在内存使用或访问时间方面可能比另一个更高效？请让我知道你的想法，或如果你需要我扩展我的问题。
使用Integer：示例：
integer t = 0;
always @(posedge clk) begin
if (t < 9999) t = t + 1;
else t = 0;
end
使用Reg:的示例
reg[13:0] t = 14'b0; /
浏览 1提问于2020-04-19得票数 2
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我编写了这样一个简单的块，但是cnt值是任意更改的。结果不应该随着cnt的大小而改变，但实际上是这样的。
always @* begin
cnt = 0;
$display(" Now cnt is reset as %d", cnt);
for (i = 0; i < IN_NUM; i = i+1)begin
$display ("x[i] ~^ w[i] value: %d ", (x[i] ~^ w[i]));
$display ("Count
浏览 0提问于2020-05-23得票数 1
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下面给出的代码是将多维数组转换为一维数组，以作为模块的输出。
1)我的问题是什么是+：是在声明中所做的粗体。
2)如果我们想使其具有普遍性，循环中的哪个术语是行，哪一个术语是列？
module module1(instructionmem);
output [32*32-1:0] instructionmem;
reg [31:0] instructionmem_array [31:0];
genvar i;
generate for (i = 0; i < 32; i = i+1) begin:instmem
**assign instruc
浏览 4提问于2014-05-26得票数 0
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2回答
我正在使用ModelSim并实现一个ALU。这是分配部分：
assign {cout,dst} = (op_i == add ) ? scr0+scr1+cin:
(op_i == sub ) ? scr1-scr0:
(op_i == shift_l) ? {scr0[15:0],cin}:
(op_i == shift_r) ? {scr0[0],cin,scr0[15:1]}:
(op_i == ar_shift_r) ? {sc
浏览 3提问于2014-09-26得票数 0
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如何在if语句中检查基于参数的值？
我有一个参数化的计数器，我找不到如何检查最大尺寸的答案。
if(count_val == WIDTH'b1) count_pulse = 1'b1;
我能不能得到一些帮助:)？
module counter #(
parameter WIDTH=3,
parameter DIR = 0
)(CLK, EN, RST, COUNT_VAL, COUNT_PULSE);
input CLK, EN, RST;
output [WIDTH:0] COUNT_VAL;
output COUNT_PULSE;
reg[WIDTH:0] count
浏览 2提问于2018-01-22得票数 1
用于用Verilog编写bit，这在以下编写中更好：
假设32位数据，所有32位数据都设置为零：
1) 32'b0
或
2) 32{1'b0}？
另一方面，我想将5 MSB位改为1位：
( 1) {5'b1,26'b0}
或
2) {5{1‘b1}，26{1’b0}
1还是2更好？还是他们的行为是一样的？提前谢谢。
谢谢
崇汉
浏览 2提问于2016-04-28得票数 1
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位31:0 queue_1$；
从上面的表达式中我所理解的是，这里实例化的队列是位类型，大小为32，但我在某处读到队列是一个可变大小的参数。问题来了，如果一个队列是一个可变大小的参数，那么为什么我们在它前面使用31:0？队列不会包含在31:0的参数中吗？(刚接触系统的Verilog需要一些帮助)。
浏览 3提问于2021-04-19得票数 0
1回答
我有一个循环：
$encoded = '';
while ($number) {
$encoded = chr($number & 0xFF) . $encoded;
$number = $number >> 8;
}
return $encoded;
我想知道它是否有一个等价的pack或unpack。
浏览 2提问于2014-12-21得票数 2
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2回答
在给定的指数下，能从张量中得到元素来获得标量吗？例如，给定一个图像，我可以使用shape = tf.shape(image)检索其形状，但如何检索其高度、宽度和深度？
我发现的唯一方法是：
height = tf.reshape(tf.slice(shape, [0], [1]), [])
width = tf.reshape(tf.slice(shape, [1], [1]), [])
depth = tf.reshape(tf.slice(shape, [2], [1]), [])
还有别的办法吗？
浏览 1提问于2016-10-31得票数 0
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我在Verilog中有一些未签名减法的麻烦。
以下Verilog代码是为4位ALU设计的：
module p2(in_1,in_2,s,out);
input [3:0]in_1,in_2;
input [1:0]s;
output [4:0]out;
reg [4:0]out;
parameter ADD=2'b00;
parameter SUBTRACT=2'b01;
parameter AND=2'b10;
parameter OR=2'b11;
always @(in_1,in_2,s)
begin
case (s)
ADD:
浏览 1提问于2015-11-21得票数 0
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1回答
CRC校验和的机制或步骤很简单，但是软件在某种程度上很，并且软件中有一些步骤与CRC的步骤不兼容。下图是获得CRC校验和的步骤(这只是模2除法)：
校验和是余数= 001
用于计算位串的CRC校验和的软件为：
/*
* The width of the CRC calculation and result.
* Modify the typedef for a 16 or 32-bit CRC standard.
*/
typedef uint8_t crc;
#define WIDTH (8 * sizeof(crc))
#define TOPBIT (1 << (WI
浏览 3提问于2017-01-31得票数 0
我使用generate循环来实例化一个可参数化的模块数，并且我想根据循环迭代为模块分配一些输入。不幸的是，我遇到了综合问题，设计编译器说有错误，因为端口宽度不匹配。我想做的是：
genvar k;
generate
for(k = 0; k < `NUM/2; ++k) begin
cmp2 cmps(
.a (arr[k]),
.b (arr[k+1]),
.a_idx (k), //gives errors about port width mismatch
浏览 6提问于2017-03-13得票数 1
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作为标题。我不确定for循环将如何帮助计算输入中的1的数目。
always @(*)
begin
for ( int i= 0 ;i< 255 ;i++ )
out = out + in[i];
end
如果我的输入是1001，out = out + in1001。那么，在这种情况下，如何计算1的数目呢？
谢谢
浏览 6提问于2022-01-09得票数 -1
2回答
我想知道$clog2(DATA_WIDTH)的相应VHDL代码是什么，例如在这一行中：
parameter DATA_OUT_WIDTH = $clog2(DATA_WIDTH)
对于这个符号“-：”，在本例中也是如此
if ( Pattern == In[i_count-:PATTERN_WIDTH] )
如果有人能帮我，我会很感激的。
浏览 3提问于2015-10-19得票数 3
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我有一件东西：
class my_item extends uvm_sequence_item;
rand logic [31:0] addr;
...
endclass
在我的序列中的某处，我想限制addr的一部分
my_item temp_item;
temp_item = my_item::type_id::create("temp_my_item");
int mem_end_addr = 0x1234_5678;
temp_item.randomize()
浏览 35提问于2018-07-28得票数 0
2回答
Verilog中的常量填充
、、、、
下面是有问题的行为Verilog代码示例
module constant;
reg [7:0] foo;
initial begin
foo = 1'bz;
$display("%H", foo);
end
endmodule
伊卡洛斯·韦里洛给了我
$ iverilog -o constant constant.v
$ ./constant
0Z
然而，根据 (也是我正在修的一门FPGA课程的讲师)，
如果数字小于大小常数，那么它将用零填充到左边。如果指定数字中最重要的位数具有未知(x)或高阻抗(z)值，则该值
浏览 3提问于2020-04-20得票数 1
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1回答
什么是:嵌入式C中的运算符
、、、、
在STM32的一个项目中，我完成了这样的代码：
typedef union {
struct __attribute__ ((packed)){
uint8_t ModePin0 :1;
uint8_t ModePin1 :1;
uint8_t ModePin2 :1;
uint8_t ModePin3 :1;
} dmxModeBytes;
uint16_t dmxMode;
} dmxModeUnion;
那么，我的问题是，:1在ModePin0变量之后和
浏览 2提问于2022-10-05得票数 1
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在Python中，我可以选择偶数或奇数位，如下所示：
>>> bits = ['a','b','c','d'];
>>> bits[0::2]
['a', 'c']
>>> bits[1::2]
['b', 'd']
如果我可以用Verilog来做这件事，那将是非常实用的，这样我就不必扩展表达式并手动进行了。扩展(即{a[0], a[2]}和{a[1], a[3]})，它显然不能与我的参数化导线集一起工作。
浏览 0提问于2012-12-22得票数 4
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在搜索与Verilog代码错误消息的范围相关的解决方案时，必须以常量表达式为界“，我遇到了指向使用部分选择寻址(如 )的答案。
我成功地将这种描述应用于我的大部分矢量作业。
然而，有一种描述是工具不喜欢的。我搜索了另一种方法，发现表达式 lsb_base_expr +- width_expr 可以工作。我试过了，看起来很管用。我想找出LRM描述它的地方，或者它是否是某种我不应该用于合成目的的东西。
浏览 15提问于2022-09-09得票数 -2
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我刚刚开始使用verilog。我正在看一些有人写的浮点乘法的示例代码，我遇到了这个……
if ($signed(b_e == -1023) && (b_m == 0)) begin
z[63] <= 1;
z[62:52] <= 2047;
z[51] <= 1;
z[50:0] <= 0;
state <= put_z;
end
我只是想知道$signed是什么。我试着用谷歌搜索它，但我只得到了一堆关于符号数
浏览 0提问于2015-12-13得票数 2
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我被创建了表并按了10000行：
//id = int(10) not null auto_increment
// test = varchar(1)
id | test
---------
1 | a
2 | a
3 | a
4 | a
...
是下载这个sql文件-他的体重为0.1m
然后添加了一个列test_2 (varchar(1))，缺省值为NULL：
sql文件权重= +30%
null是否占用内存？
浏览 5提问于2015-11-23得票数 1
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2回答
可以在Verilog中创建一个parameter数组吗？例如，如下所示：
parameter[TOTAL-1 : 0] PARAM_ARRAY = {1, 0, 0, 2}
如果这是不可能的，什么是替代的解决方案？
浏览 7提问于2014-05-07得票数 4
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1回答
我在一个iPhone应用程序中尝试了一个简单的带有核心图的饼图。我想绘制一个值，它是CPU使用的百分比。在方法'numberForPlot‘中，我写了以下代码
-(NSNumber *) numberForPlot:(CPTPlot *)plot
field:(NSUInteger)fieldEnum
recordIndex:(NSUInteger)index {
Health_Cpu *healthData = (Health_Cpu *) [dictHealth objectForKey:[self.arrayH
浏览 2提问于2013-07-03得票数 0
我正在尝试创建一个可以连接到VHDL字符串的SystemVerilog模块。但是，我在SystemVerilog中找不到相应的类型。使用"string“类型会导致Questa中的精化错误。
VHDL代码：
library IEEE;
use IEEE.std_logic_1164.all;
entity tb_serdes_support is
end entity;
architecture beh of tb_serdes_support is
component serdes_support is port (
cmd
浏览 3提问于2017-06-26得票数 2
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在不移动Vec<u64>的情况下，将它传递给函数时遇到了一些问题。我有一个函数find_factors(mut n: u64, mut fctrs: Vec<u64>)，我现在正从main调用，如下所示：
fn main() {
let mut primeFactors: Vec<u64> = Vec::new();
find_factors(1134 as u64, primeFactors);
}
我现在不得不在find_factors函数中循环并打印出我的向量，因为我不确定如何通过引用传递Vec<u64>，而不是移动它。我怎
浏览 0提问于2014-06-08得票数 22
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我想在由多个线程共享的向量上做一些工作，但我不想使用Mutex，因为它不是无等待的。
下面的代码和我用C写的一样。
#![feature(core_intrinsics, ptr_internals)]
use std::intrinsics::atomic_xadd_rel;
use std::ptr::Unique;
use std::thread::spawn;
fn main() {
let mut data = [0; 8];
let mut pool = Vec::with_capacity(8);
for index in 0..8 {
浏览 2提问于2018-11-22得票数 2
1回答
什么是固定宽度的二进制数据格式?举个例子？如果它是8x8固定宽度的二进制，这意味着什么，它会占用多少位的内存？
我用谷歌搜索了固定宽度的二进制数据格式，并搜索了stackoverflow。stackoverflow上关于如何处理固定宽度二进制()的另一篇文章没有帮助。
浏览 17提问于2019-07-23得票数 0
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我想要接受一个参数，并将一些等于参数的零赋值给一个常量，并使用这个常量进行比较。我该怎么做？
例如，假设参数为3，我想要创建一个常量
n=3'b000;
并在另一个语句中使用这个n。唯一的问题是，我不知道n。我如何初始化'n‘零，并将它分配给什么verilog数据类型？
浏览 2提问于2014-01-21得票数 21
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3回答
我有两个64位的寄存器，我想把它们相乘。我只对结果的前64位感兴趣。用verilog写这篇文章最好的方式是什么？我试过了
c = (a*b)[127:64]
这不管用。所以现在我将乘法的结果分配给一个128位的寄存器，然后只使用该寄存器的前64位。但是计算和存储低64位似乎是一种浪费。或者，合成器是否足够智能，如果这些比特从未使用过，它就不会实际合成这些比特？
浏览 4提问于2018-02-04得票数 0
1回答
我面前的那本书说整数的最小宽度是32。如果我在64位模式下运行我的模拟工具，您期望整数的宽度从32位变为64位吗？还是你期望在32到64种运作模式之间保持一致？
浏览 1提问于2016-10-12得票数 1
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1回答
在我的golang项目中，我使用了一个工作-工作者队列实现。WorkRequest结构如下所示
type WorkRequest struct {
fields map[string] []byte }
而那个女的是
go func() {
for {
select {
case work := <-WorkQueue:
go func() {
worker := <-WorkerQueue
worker.Work <- work
浏览 6提问于2017-03-30得票数 0
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1回答
我试图在tkinter Text框中显示账单，但无法获得所有列(如名称、价格等)。对齐。是不是因为有些字母比其他字母宽？ ct=5.0
for i in lst_bill:
txt_bill.insert(ct,'\n' + str(int(ct-4))) # for sl.no
txt_bill.insert(tk.END,' '*11+i[0])
txt_bill.insert(tk.END,' '*(40-len(i[0]))+str(i[1]))
txt_bill.insert(tk.END,'
浏览 17提问于2020-08-29得票数 0
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我有一个带有多位信号的模块：
output logic [2:0] tuser,
在实例化它的模块中，我只有一个位信号，它应该是modport的缩减或*。
是否有一种方法可以直接与流运营商 {>>{}}或任何其他技术(<code>F 210</code>)进行还原- or (|sig)？
示例：(明显错误)
logic single_bit;
.tuser ({>>{|single_bit}})
.tuser ({|>>{single_bit}})
.tuser (|single_bit)
我在这里试着用语言的力量，
浏览 2提问于2020-10-05得票数 0
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假设我有两种枚举数据类型的命令
// CMD global macros
`define CMD_1_VAL 32'hFACEFACE
`define CMD_2_VAL 16'hBEEF
`define CMD_3_VAL 20'hF000D
`define CMD_4_VAL 12'hCAB
`define CMD_5_VAL 32'hBA5EC0DE
typedef enum logic[31:0] {
CMD_1 = `CMD_
浏览 0提问于2018-12-10得票数 1
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我使用协议缓冲区(protobuf-net)和套接字(TcpListener和TcpClient)构建了一个通信库，它工作得很好，但是现在一个同事需要编写一个库来使用C++与我的软件通信。
原来我使用的是Serializer.NonGeneric.SerializeWithLengthPrefix和Serializer.NonGeneric.TryDeserializeWithLengthPrefix。
protobuf C++库中是否有等效的函数？如果没有，有谁知道如何实现它，或者有谁知道如何实现它来分享？
浏览 0提问于2009-09-23得票数 1
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我正在实现一个BitTorrent客户端，在处理传入的握手消息时遇到了困难。
即使我将所有保留的字节设置为0(以表明我不支持任何扩展)，我也会得到很多附加到握手消息的数据。例如：
[2014-11-21 13:41:30 EET : Rho.PeerComms : WARNING] Extra message: [0,0,0,52,5,255,255,255,255,255,255,255,255,247,255,251,247,238,191,239,253,253,255,247,191,223,239]
[2014-11-21 13:41:33 EET : Rho.PeerComms :
浏览 2提问于2014-11-21得票数 1
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1回答
下面是我的一个表的统计数据的一部分。我不确定如何理解宽度列。这些值是以字节为单位的吗？如果是这样的话，我知道fname和lname有比5和6更高的ascii字符数，并且在mname中有一些1个字符长的值。
更新1。下面是select * from statistics的输出。我只显示了输出的前5列。
+--------+---------+------------------------+---------+-------+
| schema | table | column | type | width |
+========+=========+=
浏览 3提问于2015-04-15得票数 0
参考下面提出的问题
关于这一点我还有另一个问题。
module my_module #(SIZEOF_LENGTH = 3,
LENGTH = {8,8,7})(
input clk,
input rst_n,
input [LENGTH[0]-1:0] data_1,
input [LENGTH[1]-1:0] data_2,
input [LENGTH[2]-1:0] data_3
);
我基本上想要这样的东西。大小取决于从top传递的参数，端口数也是如此。这可以做到吗？
浏览 2提问于2017-07-14得票数 1
2回答
我不明白这段代码的意思。我知道VHDL，需要系统验证。我不知道bits [num] = '{4, 4})或(output logic [width-1:0] mask [num]);的意思
请解释一下
module works
#(parameter int num = 4,
parameter int width = 8,
parameter int bits [num] = '{4, 4})
(output logic [width-1:0] mask [num]);
浏览 2提问于2018-05-10得票数 0
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我想使用` `define指令命名一个模块 如果我使用像这样的宏，它似乎可以工作： `define module_rename(NAME,TAG) ``NAME``TAG
module `module_rename(foo,_A) (...); 但如果我执行以下操作，它将失败(在quartus中)： `define NAME foo
`define TAG _A
module `NAME`TAG (...); 语法错误near_A missing";“ 你知道哪里出问题了吗？ Tx感谢您的帮助
浏览 31提问于2021-01-18得票数 0
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当我将枚举类型变量从4位更改为32位时，我的错误就会消除。我想知道为什么在这段代码中我不能将它保持在4位。
下面是一些相关的片段；我删除了与非相关变量相关的代码：
Testbench：
module ALUtestbench;
//Variable Declaration
typedef enum {ADD = 32'b00, SUB = 32'b01, INV = 32'b10, RED = 32'b11} opcode_t;
opcode_t opcode; //declare typed variable
//Module Inst
浏览 17提问于2022-11-22得票数 1
2回答
module mac #(
parameter integer A_BITWIDTH = 8,
parameter integer B_BITWIDTH = A_BITWIDTH,
parameter integer OUT_BITWIDTH = 20,
parameter integer C_BITWIDTH = OUT_BITWIDTH - 1
)
(
input clk,
input rstn,
浏览 25提问于2020-10-25得票数 0
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